architektura komputerów w. 4 Realizacja sterowania

Save this PDF as:
 WORD  PNG  TXT  JPG

Wielkość: px
Rozpocząć pokaz od strony:

Download "architektura komputerów w. 4 Realizacja sterowania"

Transkrypt

1 architektura komputerów w. 4 Realizacja sterowania Model komputera CPU Jednostka sterująca Program umieszczony wraz z danymi w pamięci jest wykonywany przez CPU program wykonywany jest sekwencyjnie, zmiana kolejności wykonania rozkazów może nastąpić jedynie wskutek działania samego programu wejście wyjście Pamięć architektura komputerów w 4 1

2 Architektura procesora dane R IR dekoder MAR SP CPU pamięć CR SR PC MAG EU CU MMU adres - jednostka arytmetyczno-logiczna, R - rejestry danych, MBR - bufor, CR - rejestr warunków, IR - rejestr rozkazów, PC - licznik rozkazów, SR - rejestr stanu, - SP wskaźnik stosu, MAR - rejestry adresowe, MAG - wytwarzanie adresu EU - jednostka arytmetyczno-logiczna, CU - jednostka sterująca, MMU - jednostka zarządzająca pamięcią Architektura akumulatorowa. TMP Jeden z argumentów operacji jest umieszczany w wyróżnionym rejestrze, akumulatorze. Tamże umieszczany jest wynik operacji. Rejestr TMP jest niedostępny dla programu. CR AC architektura komputerów w 4 2

3 Architektura rejestr-pamięć. R Jeden z argumentów operacji jest umieszczany w rejestrze, drugi może być pobrany z rejestru lub z pamięci, tamże umieszczany jest wynik. CR R/M Architektura uniwersalna R/M R/M Oba argumenty są umieszczany w rejestrze lub w pamięci, tamże umieszczany jest wynik. CR R/M architektura komputerów w 4 3

4 Architektura rejestrowa R R Oba argumenty są umieszczany w rejestrze, tamże umieszczany jest wynik. Architektura typowa dla procesorów RISC CR R Architektura stosowa SP argumenty i wynik umieszczane są na stosie. Architektura m. In. koprocesorów 80x87 CR architektura komputerów w 4 4

5 Architektura Scalona 4-bitowa Architektura Scalona 4-bitowa T G A=B A 0 -A 3 B 0 -B 3 F 0 -F 3 C 0 C4 M - mode A M 0 -A 3, B 0 -B 3 - argumenty wejściowe F 0 -F 3 - wynik operacji C 0, C 4 - przeniesienia S 0 -S 3 - programowanie funkcji układu S 0 -S 3 architektura komputerów w 4 5

6 Architektura Scalona 4-bitowa Architektura A 0 -A 3 C 0 F 0 -F 3 B 0 -B 3 C 4 A 4 -A 7 C 0 F 4 -F 7 B 4 -B 7 C 4 Konfiguracja połączeń 2 układów do jednostki 8-bitowej M, S 0 -S 3, architektura komputerów w 4 6

7 Architektura R 1 C 0 L,S C 4 R 2 C 0 SE L,S C 4 M,S 0 -S 3 L,S Przykładowa jednostka wraz z rejestrami Organizacja sterowania Sterowanie polega na wymuszaniu sekwencji czynności (mikrooperacji) zapewniających automatyczne wykonanie kolejnych rozkazów programu umieszczonego w pamięci. Wykonanie programu odbywa się w kolejnych cyklach rozkazowych. Cyklem rozkazowym nazywa się sekwencja czynności związanych z pobraniem rozkazu z pamięci i jego interpretacją. Cykl rozkazowy przebiega w fazach każda faza składa się z cykli maszynowych, które odpowiadają dostępom do pamięci czas trwania fazy zależy od procesora i rodzaju wykonywanego rozkazu Przejście z jednego stanu do drugiego zachodzi po zakończeniu wszystkich przewidzianych dla niego czynności i zwykle wyznaczane jest przez sygnał zegara. Procesor może również znaleźć się w innych stanach nie wynikających z wykonywania programu - np. stanie zatrzymania, stanie zawieszenia lub wynikających z funkcjonowania systemu przerwań. Fetch Decode Read Execute Write architektura komputerów w 4 7

8 Organizacja sterowania Fetch Decode Read Execute Write Fazy wykonania rozkazu: F (fetch) pobranie kodu rozkazu z pamięci D (decode) dekodowanie w celu wytworzenia sygnałów sterujących R (read) pobranie operandu z pamięci (opcjonalne) E (execute) wytworzenie wyniku (zmienny czas) W (write) zapis wyniku wykonania (do pamięci lub rejestru) Cykl rozkazowy - przykład 0 Mov R,10 R IR MAR dekoder SP pamięć CR SR PC MAG EU CU MU adres architektura komputerów w 4 8

9 Fetch Cykl rozkazowy - przykład 0 Mov R,10 R Mov R,x IR MAR dekoder SP pamięć CR SR RD 0 MAG EU CU MU adres Decode Cykl rozkazowy - przykład 0 Mov R,10 R Mov R,x IR 10 dekoder SP pamięć CR SR RD 0 MAG EU CU MU adres architektura komputerów w 4 9

10 Read Cykl rozkazowy - przykład 0 Mov R,10 R Mov R,x IR 10 dekoder SP pamięć CR SR WR 0 MAG EU CU MU adres Execute Cykl rozkazowy - przykład 0 Mov R,10 R Mov R,x dekoder IR 10 SP pamięć CR SR PC MAG EU CU MU adres architektura komputerów w 4 10

11 Write Cykl rozkazowy - przykład 0 Mov R,10 2 Mov IR 10 dekoder SP 10 2 MAR pamięć CR SR RD PC MAG EU CU MU adres How the CPU Works Cykl rozkazowy Cykl rozkazowy różnych procesorów może się różnić zależnie od ich architektury wewnętrznej i organizacji. Każdą z faz ( w przypadku sterowania synchronicznego) można podzielić na cykle maszynowe odpowiadające dostępom do pamięci wyznaczane przez zegar. Przykład 1 Cykl rozkazowy Intela 8080 zajmuje 1 do 5 cykli maszynowych. Każdy z cykli maszynowych trwa od 3 do 5 taktów zegara. Najkrótszy cykl rozkazowy to 4 takty, najdłuższy 17 taktów (5 cykli maszynowych - jeden 5 taktów i 4 po 3 takty). Przykład 2 (Z80) Wykonanie rozkazu składa się z cyklu M1 pewnej ilości cykli M2 I M3 architektura komputerów w 4 11

12 Cykl rozkazowy Cykl maszynowy mikrokontrolera 8051 składa się z sześciu stanów oznaczonych S1 do S6. Każdy ze stanów trwa dwa okresy sygnału taktującego, oznaczonych jako fazy P1 i P2. Wynika z tego, że czas trwania cyklu maszynowego wynosi 12 taktów zegara, co dla częstotliwości rezonatora równej 12MHz daje czas 1us. Czas wykonywania instrukcji wynosi jeden, dwa lub cztery cykle maszynowe, w zależności od instrukcji. Cykl rozkazowy Niżej przedstawione są cztery różne cykle rozkazowe dla czterech różnych instrukcji mikroprocesora 8051:. a) cykl rozkazowy instrukcji jednobajtowej wykonywanej w pojedynczym cyklu maszynowym. b) wykonywanie instrukcji dwubajtowej wykonywanej w pojedynczym cyklu maszynowym. c) wykonanie instrukcji jednobajtowej wykonywanej w ciągu dwóch cykli maszynowych. architektura komputerów w 4 12

13 Cykl rozkazowy W związku z multipleksowaniem szyny adresowej A0-A7 i szyny danych, mikrokontroler musi generować dodatkowy sygnał sterujący zewnętrznym buforem zatrzaskowym - tym sygnałem jest ALE. Sygnał ten jest generowany podczas pobierania każdego słowa rozkazu dwukrotnie w każdym cyklu maszynowym. Wyjątek stanowi rozkaz MOVX (oraz MOVC przy dostępie do zewnętrznej pamięci programu) realizujący dostęp do pamięci zewnętrznej. Instrukcja ta jest jednobajtowa, wykonywana w dwóch cyklach maszynowych. W pierwszym cyklu następuje odczyt kodu instrukcji (pierwszy sygnał ALE) oraz ustawienie adresu żądanej komórki pamięci (drugi sygnał ALE). W drugim cyklu maszynowym następuje odczyt/zapis szyny danych - nie może wówczas wystąpić sygnał ALE, gdyż zniszczyłby on wcześniej ustawiony adres komórki pamięci. Cykl rozkazowy. Realizacja sterowania. Sterowanie układowe. Sterowanie jest realizowane przez autonomiczne układy sterujące. Układy sterowania są skomplikowane przykładem takiej realizacji jest Intel 8080 Rozkazy RI warunki Sygn zewn. Sygn zewn. warunki dekoder operacje Pamięć stanów stany Układ wykonawczy Sygnały mikrooperacji takty zegar architektura komputerów w 4 13

14 Cykl rozkazowy. Realizacja sterowania. Sterowanie mikroprogramowane Z rejestru rozkazów Adres następnego mikrorozkazu Rejestr nast.. stanu Rejestr stanu 2 matryce: mikrooperacji i stanów, Kombinacja stanu wyjść matrycy mikrooperacji nazywa się mikrorozkazem takty Dekoder stanu Do węzłów logicznych warunki Cykl rozkazowy. Realizacja. Sterowanie mikroprogramowane. Przykład 1. IBM 370/165 długość słowa 108 b, 4K słów, czas dostępu do pamięci 80ns Przykład 2. Motorola Struktura dwuwarstwowa, pojemność sumaryczna pamięci bitów. Słowo 70 bitowe steruje 180 węzłami logicznymi. architektura komputerów w 4 14

15 Cykl rozkazowy Charakterystyka maszyn CISC i RISC Programy wykonywane na współczesnych maszynach są przeważnie napisane w językach algorytmicznych. Raport [Klein] podaje, że różne programy tłumaczone kompilatorami języka C firm GNU i Sun nie wykorzystywały 71% rozkazów procesora Motorola Typowe wykorzystanie rozkazów procesora CISC: [B.S. Chalk] przesłania 46,3% skoki, wywołania podprogramów i powroty 26,6% arytmetyczne 14,1% logiczne 1,6% Cykl rozkazowy Charakterystyka maszyn CISC i RISC Charakterystyka procesorów CISC 1. Duża liczba rozkazów (typowo od ) 2. Rozkazy realizujące specjalizowane zadania obok rozkazów przesłań 3. Duża liczba trybów adresowania (5-20) 4. Mnogość formatów i czasów wykonania rozkazów 5. Zwykle mikroprogramowana jednostka sterująca 6. akumulator lub niewiele rejestrów uniwersalnych 7. większość argumentów w pamięci, rejestry specjalizowane Charakterystyka procesorów RISC 1. Niewiele rozkazów 2. Rozkazy wykonywane w jednym cyklu rozkazowym 3. Niewiele formatów rozkazów prosty dekoder kombinacyjny, proste układy wykonawcze, krótki czas wykonania działań 4. Operacje przesłań do pamięci - jedynie typu STORE i LOAD wyeliminowanie fazy R i krótszy czas fazy W 5. Wiele uniwersalnych rejestrów 6. Argumenty dla operacji - przeważnie zawartość rejestrów konflikty dostępu tylko podczas wykonania rozkazów load/store 7. Układowa jednostka sterująca 8. Często architektura realizująca przetwarzanie potokowe architektura komputerów w 4 15

16 Cykl rozkazowy PROCESOR RISC MIPS R3000 lista rozkazów: 74 w tym 58 podstawowych typów całkowitoliczbowych load/store 12 skoki 12 arytmetyczno-logiczne 18 mnożenie/dzielenie 8 przesunięcia 6 wywołania systemowe 2 Cykl rozkazowy PROCESOR RISC MIPS R3000 współpraca z pamięcią: do pobrania kodu rozkazu potrzeba jednego cyklu pamięci szerokość magistrali, rejestrów oraz format rozkazu są identyczne argumenty dla operacji arytmetycznych nie są pobierane z pamięci architektura komputerów w 4 16

17 Cykl rozkazowy PROCESOR RISC SPARC przekazywanie parametrów pomiędzy procedurami wspomagane hardware owo architektura komputerów w 4 17

18 przetwarzanie sekwencyjne i potokowe Procesor CISC uproszczona architektura R IR dekoder MAR SP pamięć CR SR PC MAG EU CU MU adres jednostka arytmetyczno/lgiczna; R rejestr danych; MBR bufor; CR rejestr warunków; IR rejestr rozkazów; PC licznik rozkazów; SR rejestr stanu; SP- wskaźnik stosu; MAR rejestry adresowe; MAG wytwarzanie adresu architektura komputerów w 4 18

19 Cykl rozkazowy przetwarzanie potokowe Cykl 1 Pobranie dekodowaniewykonanie zapisanie Rozkaz Rozkaz 2 Rozkaz 1 Rozkaz 3 Rozkaz 2 Rozkaz 1 4 Rozkaz 4 Rozkaz 3 Rozkaz 2 Rozkaz 1 5 Rozkaz 5 Rozkaz 4 Rozkaz 3 Rozkaz 2 przetwarzanie może być zakłócone przez rozkazy skoku oraz przez rozkazy wymagające do wykonania większej ilości faz Read i Write Cykl rozkazowy Architektura klasyczna (CISC Complex Instruction Set Computer ) Lista rozkazów rozkazy realizują zarówno działania proste i skomplikowane rozbudowane sposoby (tryby) adresowania argumenty umieszczone są zwykle w pamięci stałe w dodatkowych słowach kodu rozkazu Organizacja rozwiązania intuicyjne akumulator lub niewiele rejestrów uniwersalnych większość argumentów w pamięci, rejestry specjalizowane złożone buforowanie i dekodowanie rozkazów (zmienny rozmiar) architektura komputerów w 4 19

20 Cykl rozkazowy Architektura klasyczna (CISC Complex Instruction Set Computer ) rozbudowana lista rozkazów i nieregularna struktura kodu zmienny czas pobrania kodu i dekodowania rozkazu skomplikowany dekoder (układ sekwencyjny) skomplikowane układy wykonawcze, zmienny czas wykonania działań większość operandów w pamięci częste konflikty dostępu podczas wykonania etapów F, R i W długi czas wykonania etapów F, R i W Cykl rozkazowy. Koncepcja przetwarzania potokowego poszczególne fazy wykonują specjalizowane układy funkcjonalne - jednokierunkowy przepływ danych między układami funkcjonalnymi - możliwe jednoczesne wykonanie różnych etapów - szybkość wykonania ogranicza najdłuższy etap i narzut separacji czas wykonania etapu pobranie kodu rozkazu (fetch) rozmiar kodu rozkazu czas dostępu do pamięci (odczyt słowa lub jego części) dekodowanie (decode) architektura listy rozkazów (złożoność i różnorodność działań) struktura kodu rozkazu (niejednorodność) pobranie operandu z pamięci (data read) tryb adresowania i czas dostępu do pamięci (odczyt) wykonanie (execute) złożoność wykonywanych działań zapis wyniku do rejestru (put away) [lub pamięci (data write)] czas dostępu do pamięci (zapis słowa lub jego części) architektura komputerów w 4 20

21 przetwarzanie potokowe postulaty: uproszczona lista rozkazów, stały rozmiar i struktura słowa kodu: stały czas pobrania kodu i dekodowania rozkazu prosty dekoder kombinacyjny proste układy wykonawcze, krótki czas wykonania podstawowych działań większość operandów w rejestrach procesora: wyeliminowanie etapu R i krótszy czas etapu W (load/store) rzadsze konflikty dostępu podczas wykonania etapów F, W Procesor potokowy uproszczona architektura architektura komputerów w 4 21

22 przetwarzanie potokowe Niezbędne skrócenie czasu pobierania kodu z pamięci (buforowanie, cache) Nieuniknione przestoje wskutek konfliktów przetwarzanie potokowe Cykl 1 Pobranie dekodowaniewykonanie zapisanie Rozkaz Rozkaz 2 Rozkaz 1 Rozkaz 3 Rozkaz 2 Rozkaz 1 Rozkaz 4 Rozkaz 3 Rozkaz 2 Rozkaz 1 Rozkaz 5 Rozkaz 4 Rozkaz 3 Rozkaz 2 przetwarzanie może być zakłócone przez rozkazy skoku oraz przez rozkazy wymagające do wykonania więcej niż jednego cyklu rozkazowego architektura komputerów w 4 22

23 Procesor RISC. Hazardy. Hazard danych przetwarzanie potokowe Read-after-write Write-after-read write-after-write rozwiązania: programowe (kompilator) program: krok1: krok 2 lb r2,a ;(a) r2 lb r2,a lb r2,a Addi r3,r2,#7 ;r2+7 r3 nop sub r6,r4,r5 sb r3,b ;r3 b addi r3,r2,#7 addi r3,r2,#7 sub r6,r4,r5 ;r4-r5 r6 nop nop sb r3,b sb r3,b sub r6,r4,r5 przetwarzanie potokowe Hazard danych Read-after-write Write-after-read write-after-write rozwiązania: Hardware Operand forwarding IF ID EX WB IF ID EX WB architektura komputerów w 4 23

24 przetwarzanie potokowe Hazard danych Read-after-write Write-after-read write-after-write rozwiązania: Hardware Operand forwarding przetwarzanie potokowe sprzętowe blokowanie potoku scoreboarding etykiety ustawienie etykiety Zerowanie etykiety Zbiór rejestrów IF ID EX WB architektura komputerów w 4 24

25 Procesor RISC. Hazardy. Hazard zasobów. przetwarzanie potokowe Jeden rozkaz jest pobierany, inny w tym samym czasie pobiera argument z pamięci 1 Rozkaz 1 2 Rozkaz 2 Rozkaz 1 Rozwiązanie rozdzielenie pamięci programu i danych (model Harvard). Realizowane zwykle na poziomie L1 pamięci cache. Procesor RISC. Hazardy. Hazardy sterowania przetwarzanie potokowe rozwiązania: predykcja skoków; omijanie skoków, opóźnianie skoków architektura komputerów w 4 25

26 przetwarzanie potokowe Procesor RISC. Hazardy. Predykcja skoków Przewidywanie statyczne. Przyjmuje się, że skok do tyłu jest wykonywany zawsze a do przodu nie. Trafność metody 65-85% Przewidywanie dynamiczne. Procesor posiada tablicę Adres skoku historia Decyzja podejmowana jest na podstawie historii. Pentium - tablica 256 pozycji, 2 bity na historię, trafność 85% Pentium Pro - tablica 512 pozycji, 4 bity na historię, trafność 90-95% superpipelining prędkość zegara ograniczony jest ( między innymi), przez długość najdłuższego, najwolniejszego etapu w potoku, logika, która tworzy każdy etap może być podzielona, zwłaszcza dla dłuższych faz, przekształcając potok w superpotok z większą ilością krótszych etapach. Następnie cały procesor może pracować z większą prędkością zegara. Oczywiście, każda instrukcja będzie teraz wykonać więcej cykli do zakończenia, ale procesor nadal będzie wykonywał 1 instrukcję na cykl, a że będzie więcej cykli na sekundę, więc procesor zakończy więcej instrukcji na sekundę. architektura komputerów w 4 26

27 superpipelining Pipeline Depth 6 UltraSPARC T1 7 PowerPC G4e 8 UltraSPARC T2/T3, Cortex-A9 10 Athlon, Scorpion 11 Krait Processors 12 Pentium Pro/II/III, Athlon 64/Phenom, Apple A6 13 Denver 14 UltraSPARC III/IV, Core 2, Apple A7/A8 14/19 Core i*2/i*3 Sandy/Ivy Bridge, Core i*4/i*5 Haswell/Broadwell 15 Cortex-A15/A57 16 PowerPC G5, Core i*1 Nehalem 18 Bulldozer/Piledriver, Steamroller 20 Pentium 4 31 Pentium 4E Prescott Superpipelining w architekturze IA32 złożone tryby adresowania i minimalna liczba rejestrów oznacza że ograniczona ilość instrukcji może być wykonywana równolegle z powodu potencjalnych zależności. Rozwiazanie -dynamicznie dekodowania instrukcji x86 do prostych typu RISC mikro-instrukcji, które mogą być wykonywane przez szybki superskalarny rdzeń RISC z własnością register renaming. Większość instrukcji x86 dekoduje się 1, 2 lub 3 µops, bardziej skomplikowane wymagają większej ich liczby. architektura komputerów w 4 27

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 5 Jan Kazimirski 1 Podstawowe elementy komputera. Procesor (CPU) c.d. 2 Architektura CPU Jednostka arytmetyczno-logiczna (ALU) Rejestry Układ sterujący przebiegiem programu

Bardziej szczegółowo

Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski

Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy

Bardziej szczegółowo

Budowa i zasada działania komputera. dr Artur Bartoszewski

Budowa i zasada działania komputera. dr Artur Bartoszewski Budowa i zasada działania komputera 1 dr Artur Bartoszewski Jednostka arytmetyczno-logiczna 2 Pojęcie systemu mikroprocesorowego Układ cyfrowy: Układy cyfrowe służą do przetwarzania informacji. Do układu

Bardziej szczegółowo

Architektura Systemów Komputerowych 2

Architektura Systemów Komputerowych 2 Architektura Systemów Komputerowych 2 Pytania egzaminacyjne z części pisemnej mgr inż. Leszek Ciopiński Wykład I 1. Historia i ewolucja architektur komputerowych 1.1. Czy komputer Z3 jest zgodny z maszyną

Bardziej szczegółowo

Architektura systemów komputerowych

Architektura systemów komputerowych Studia stacjonarne inżynierskie, kierunek INFORMATYKA Architektura systemów komputerowych Architektura systemów komputerowych dr Artur Bartoszewski Procesor część I 1. ALU 2. Cykl rozkazowy 3. Schemat

Bardziej szczegółowo

Technika mikroprocesorowa. Linia rozwojowa procesorów firmy Intel w latach

Technika mikroprocesorowa. Linia rozwojowa procesorów firmy Intel w latach mikrokontrolery mikroprocesory Technika mikroprocesorowa Linia rozwojowa procesorów firmy Intel w latach 1970-2000 W krótkim pionierskim okresie firma Intel produkowała tylko mikroprocesory. W okresie

Bardziej szczegółowo

ARCHITEKTURA PROCESORA,

ARCHITEKTURA PROCESORA, ARCHITEKTURA PROCESORA, poza blokami funkcjonalnymi, to przede wszystkim: a. formaty rozkazów, b. lista rozkazów, c. rejestry dostępne programowo, d. sposoby adresowania pamięci, e. sposoby współpracy

Bardziej szczegółowo

Witold Komorowski: RISC. Witold Komorowski, dr inż.

Witold Komorowski: RISC. Witold Komorowski, dr inż. Witold Komorowski, dr inż. Koncepcja RISC i przetwarzanie potokowe RISC koncepcja architektury i organizacji komputera Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja

Bardziej szczegółowo

Architektura mikroprocesorów z rdzeniem ColdFire

Architektura mikroprocesorów z rdzeniem ColdFire Architektura mikroprocesorów z rdzeniem ColdFire 1 Rodzina procesorów z rdzeniem ColdFire Rdzeń ColdFire V1: uproszczona wersja rdzenia ColdFire V2. Tryby adresowania, rozkazy procesora oraz operacje MAC/EMAC/DIV

Bardziej szczegółowo

Układ wykonawczy, instrukcje i adresowanie. Dariusz Chaberski

Układ wykonawczy, instrukcje i adresowanie. Dariusz Chaberski Układ wykonawczy, instrukcje i adresowanie Dariusz Chaberski System mikroprocesorowy mikroprocesor C A D A D pamięć programu C BIOS dekoder adresów A C 1 C 2 C 3 A D pamięć danych C pamięć operacyjna karta

Bardziej szczegółowo

Architektura systemów komputerowych. dr Artur Bartoszewski

Architektura systemów komputerowych. dr Artur Bartoszewski Architektura systemów komputerowych 1 dr Artur Bartoszewski Procesor część I 1. ALU 2. Cykl rozkazowy 3. Schemat blokowy CPU 4. Architektura CISC i RISC 2 Jednostka arytmetyczno-logiczna 3 Schemat blokowy

Bardziej szczegółowo

Logiczny model komputera i działanie procesora. Część 1.

Logiczny model komputera i działanie procesora. Część 1. Logiczny model komputera i działanie procesora. Część 1. Klasyczny komputer o architekturze podanej przez von Neumana składa się z trzech podstawowych bloków: procesora pamięci operacyjnej urządzeń wejścia/wyjścia.

Bardziej szczegółowo

Struktura i działanie jednostki centralnej

Struktura i działanie jednostki centralnej Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala

Bardziej szczegółowo

Budowa komputera Komputer computer computare

Budowa komputera Komputer computer computare 11. Budowa komputera Komputer (z ang. computer od łac. computare obliczać) urządzenie elektroniczne służące do przetwarzania wszelkich informacji, które da się zapisać w formie ciągu cyfr albo sygnału

Bardziej szczegółowo

Budowa Mikrokomputera

Budowa Mikrokomputera Budowa Mikrokomputera Wykład z Podstaw Informatyki dla I roku BO Piotr Mika Podstawowe elementy komputera Procesor Pamięć Magistrala (2/16) Płyta główna (ang. mainboard, motherboard) płyta drukowana komputera,

Bardziej szczegółowo

Przetwarzanie potokowe pipelining

Przetwarzanie potokowe pipelining Przetwarzanie potokowe pipelining (część A) Przypomnienie - implementacja jednocyklowa 4 Add Add PC Address memory ister # isters Address ister # ister # memory Wstęp W implementacjach prezentowanych tydzień

Bardziej szczegółowo

Projektowanie. Projektowanie mikroprocesorów

Projektowanie. Projektowanie mikroprocesorów WYKŁAD Projektowanie mikroprocesorów Projektowanie układ adów w cyfrowych - podsumowanie Algebra Boole a Bramki logiczne i przerzutniki Automat skończony System binarny i reprezentacja danych Synteza logiczna

Bardziej szczegółowo

MOŻLIWOŚCI PROGRAMOWE MIKROPROCESORÓW

MOŻLIWOŚCI PROGRAMOWE MIKROPROCESORÓW MOŻLIWOŚCI PROGRAMOWE MIKROPROCESORÓW Projektowanie urządzeń cyfrowych przy użyciu układów TTL polegało na opracowaniu algorytmu i odpowiednim doborze i zestawieniu układów realizujących różnorodne funkcje

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność obliczeń a architektura procesorów Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych

Bardziej szczegółowo

LEKCJA TEMAT: Zasada działania komputera.

LEKCJA TEMAT: Zasada działania komputera. LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/2012 2 / 27

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/2012 2 / 27 ARCHITEKTURA SYSTEÓW KOPUTEROWYCH strktry procesorów ASK SP. c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2/22 Założenia konstrkcyjne Układ pobierania instrkcji Układ przygotowania

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 3 Jan Kazimirski 1 Podstawowe elementy komputera. Procesor (CPU) 2 Plan wykładu Podstawowe komponenty komputera Procesor CPU Cykl rozkazowy Typy instrukcji Stos Tryby adresowania

Bardziej szczegółowo

LEKCJA TEMAT: Współczesne procesory.

LEKCJA TEMAT: Współczesne procesory. LEKCJA TEMAT: Współczesne procesory. 1. Wymagania dla ucznia: zna pojęcia: procesor, CPU, ALU, potrafi podać typowe rozkazy; potrafi omówić uproszczony i rozszerzony schemat mikroprocesora; potraf omówić

Bardziej szczegółowo

Procesor ma architekturę rejestrową L/S. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset nand Rx, Ry, A add Rx, #1, Rz store Rx, [Rz]

Procesor ma architekturę rejestrową L/S. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset nand Rx, Ry, A add Rx, #1, Rz store Rx, [Rz] Procesor ma architekturę akumulatorową. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset or Rx, Ry, A add Rx load A, [Rz] push Rx sub Rx, #3, A load Rx, [A] Procesor ma architekturę rejestrową

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Architektura Systemów Komputerowych Wykład 7: Potokowe jednostki wykonawcze Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Budowa potoku Problemy synchronizacji

Bardziej szczegółowo

Podstawy Techniki Mikroprocesorowej

Podstawy Techniki Mikroprocesorowej Podstawy Techniki Mikroprocesorowej Architektury mikroprocesorów Wydział Elektroniki Mikrosystemów i Fotoniki dr inż. Piotr Markowski Na prawach rękopisu. Na podstawie dokumentacji ATmega8535, www.atmel.com.

Bardziej szczegółowo

MIKROKONTROLERY I MIKROPROCESORY

MIKROKONTROLERY I MIKROPROCESORY PLAN... work in progress 1. Mikrokontrolery i mikroprocesory - architektura systemów mikroprocesorów ( 8051, AVR, ARM) - pamięci - rejestry - tryby adresowania - repertuar instrukcji - urządzenia we/wy

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Architektura typu Single-Cycle

Architektura typu Single-Cycle Architektura typu Single-Cycle...czyli budujemy pierwszą maszynę parową Przepływ danych W układach sekwencyjnych przepływ danych synchronizowany jest sygnałem zegara Elementy procesora - założenia Pamięć

Bardziej szczegółowo

Architektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC

Architektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC Architektura Systemów Komputerowych Rozwój architektury komputerów klasy PC 1 1978: Intel 8086 29tys. tranzystorów, 16-bitowy, współpracował z koprocesorem 8087, posiadał 16-bitową szynę danych (lub ośmiobitową

Bardziej szczegółowo

Architektura potokowa RISC

Architektura potokowa RISC Architektura potokowa RISC Podział zadania na odrębne części i niezależny sprzęt szeregowe Brak nawrotów" podczas pracy potokowe Przetwarzanie szeregowe i potokowe Podział instrukcji na fazy wykonania

Bardziej szczegółowo

CYKL ROZKAZOWY = 1 lub 2(4) cykle maszynowe

CYKL ROZKAZOWY = 1 lub 2(4) cykle maszynowe MIKROKONTROLER RODZINY MCS 5 Cykl rozkazowy mikrokontrolera rodziny MCS 5 Mikroprocesory rodziny MCS 5 zawierają wewnętrzny generator sygnałów zegarowych ustalający czas trwania cyklu zegarowego Częstotliwość

Bardziej szczegółowo

Sprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer

Sprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer Sprzęt komputerowy 2 Autor prezentacji: 1 prof. dr hab. Maria Hilczer Budowa komputera Magistrala Procesor Pamięć Układy I/O 2 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący

Bardziej szczegółowo

Architektura komputera. Dane i rozkazy przechowywane są w tej samej pamięci umożliwiającej zapis i odczyt

Architektura komputera. Dane i rozkazy przechowywane są w tej samej pamięci umożliwiającej zapis i odczyt Architektura komputera Architektura von Neumanna: Dane i rozkazy przechowywane są w tej samej pamięci umożliwiającej zapis i odczyt Zawartośd tej pamięci jest adresowana przez wskazanie miejsca, bez względu

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

UTK ARCHITEKTURA PROCESORÓW 80386/ Budowa procesora Struktura wewnętrzna logiczna procesora 80386

UTK ARCHITEKTURA PROCESORÓW 80386/ Budowa procesora Struktura wewnętrzna logiczna procesora 80386 Budowa procesora 80386 Struktura wewnętrzna logiczna procesora 80386 Pierwszy prawdziwy procesor 32-bitowy. Zawiera wewnętrzne 32-bitowe rejestry (omówione zostaną w modułach następnych), pozwalające przetwarzać

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

dr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia i ich zastosowań w przemyśle" POKL

dr inż. Rafał Klaus Zajęcia finansowane z projektu Rozwój i doskonalenie kształcenia i ich zastosowań w przemyśle POKL Architektura komputerów wprowadzenie materiał do wykładu 3/3 dr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia na Politechnice Poznańskiej w zakresie technologii informatycznych

Bardziej szczegółowo

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż.

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż. ARCHITETURA SYSTEMÓW OMPUTEROWYCH współczesne architektury c Dr inż. Ignacy Pardyka UNIWERSYTET JANA OCHANOWSIEGO w ielcach 1 Rok akad. 2014/2015 1 lasyczne procesory sekwencyjne i potokowe 1 Instytut

Bardziej szczegółowo

Architektura systemów komputerowych. dr Artur Bartoszewski

Architektura systemów komputerowych. dr Artur Bartoszewski Architektura systemów komputerowych dr Artur Bartoszewski Procesor część II Rejestry procesora dostępne programowo AX Akumulator Zawiera jeden z operandów działania i do niego przekazywany jest wynik BX,CX,DX,EX,HX,LX

Bardziej szczegółowo

Podstawy Informatyki Układ sterujący

Podstawy Informatyki Układ sterujący - wersja szyta - wersja mikroprogramowana Podstawy Informatyki alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi - wersja szyta - wersja mikroprogramowana Plan wykładu 1 Maszyna W Lista rozkazów maszyny

Bardziej szczegółowo

Architektura komputerów, Informatyka, sem.iii. Rozwiązywanie konfliktów danych i sterowania w architekturze potokowej

Architektura komputerów, Informatyka, sem.iii. Rozwiązywanie konfliktów danych i sterowania w architekturze potokowej Rozwiązywanie konfliktów danych i sterowania w architekturze potokowej Konflikty w przetwarzaniu potokowym Konflikt danych Data Hazard Wstrzymywanie kolejki Pipeline Stall Optymalizacja kodu (metody programowe)

Bardziej szczegółowo

Programowanie Niskopoziomowe

Programowanie Niskopoziomowe Programowanie Niskopoziomowe Wykład 3: Architektura procesorów x86 Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Pojęcia ogólne Budowa mikrokomputera Cykl

Bardziej szczegółowo

organizacja procesora 8086

organizacja procesora 8086 Systemy komputerowe Procesor 8086 - tendencji w organizacji procesora organizacja procesora 8086 " # $ " % strali " & ' ' ' ( )" % *"towego + ", -" danych. Magistrala adresowa jest 20.bitowa, co pozwala

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów

Wydajność obliczeń a architektura procesorów Wydajność obliczeń a architektura procesorów 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych zadań, np.: liczba rozkazów na sekundę

Bardziej szczegółowo

Architektura mikroprocesorów TEO 2009/2010

Architektura mikroprocesorów TEO 2009/2010 Architektura mikroprocesorów TEO 2009/2010 Plan wykładów Wykład 1: - Wstęp. Klasyfikacje mikroprocesorów Wykład 2: - Mikrokontrolery 8-bit: AVR, PIC Wykład 3: - Mikrokontrolery 8-bit: 8051, ST7 Wykład

Bardziej szczegółowo

UKŁADY MIKROPROGRAMOWALNE

UKŁADY MIKROPROGRAMOWALNE UKŁAD MIKROPROGRAMOWALNE Układy sterujące mogą pracować samodzielnie, jednakże w przypadku bardziej złożonych układów (zwanych zespołami funkcjonalnymi) układ sterujący jest tylko jednym z układów drugim

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Architektura Systemów Komputerowych Wykład 6: Budowa jednostki centralnej - CPU Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Procesor jednocyklowy Procesor

Bardziej szczegółowo

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ Jednostka centralna dr hab. inż. Krzysztof Patan, prof. PWSZ Instytut Politechniczny Państwowa Wyższa Szkoła Zawodowa w Głogowie k.patan@issi.uz.zgora.pl Architektura i organizacja komputerów Architektura

Bardziej szczegółowo

Architektura Systemów Komputerowych. Jednostka ALU Przestrzeń adresowa Tryby adresowania

Architektura Systemów Komputerowych. Jednostka ALU Przestrzeń adresowa Tryby adresowania Architektura Systemów Komputerowych Jednostka ALU Przestrzeń adresowa Tryby adresowania 1 Jednostka arytmetyczno- logiczna ALU ALU ang: Arythmetic Logic Unit Argument A Argument B A B Ci Bit przeniesienia

Bardziej szczegółowo

Wprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera

Wprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera Dariusz Wawrzyniak Plan wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działania systemu operacyjnego (2) Miejsce, rola i zadania systemu operacyjnego

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.02 Rok akad. 2011/ / 35

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.02 Rok akad. 2011/ / 35 ARCHITEKTURA SYSTEÓW KOPUTEROWYCH strktry procesorów ASK SP.2 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2/22 Procesor IPS R3 Potokowe wykonywanie instrkcji Konflikty

Bardziej szczegółowo

Sprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer

Sprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer Sprzęt komputerowy 2 Autor prezentacji: 1 prof. dr hab. Maria Hilczer Budowa komputera Magistrala Procesor Pamięć Układy I/O 2 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący

Bardziej szczegółowo

Wstęp do informatyki. Architektura co to jest? Architektura Model komputera. Od układów logicznych do CPU. Automat skończony. Maszyny Turinga (1936)

Wstęp do informatyki. Architektura co to jest? Architektura Model komputera. Od układów logicznych do CPU. Automat skończony. Maszyny Turinga (1936) Wstęp doinformatyki Architektura co to jest? Architektura Model komputera Dr inż Ignacy Pardyka Slajd 1 Slajd 2 Od układów logicznych do CPU Automat skończony Slajd 3 Slajd 4 Ile jest automatów skończonych?

Bardziej szczegółowo

Mikroprocesor Operacje wejścia / wyjścia

Mikroprocesor Operacje wejścia / wyjścia Definicja Mikroprocesor Operacje wejścia / wyjścia Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz Operacjami wejścia/wyjścia nazywamy całokształt działań potrzebnych

Bardziej szczegółowo

Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury

Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury 1976 r. Apple PC Personal Computer 1981 r. pierwszy IBM PC Komputer jest wart tyle, ile wart jest człowiek, który go wykorzystuje... Hardware sprzęt Software oprogramowanie Komputer IBM PC niezależnie

Bardziej szczegółowo

Technika mikroprocesorowa I Wykład 1

Technika mikroprocesorowa I Wykład 1 Technika mikroprocesorowa I Wykład 1 Układy mikroprocesorowe. Przykłady rozwiązań Autor: Bartłomiej Zieliński Układy mikroprocesorowe Ryszard Krzyżanowski Mikroprocesor Z80 Jerzy Karczmarczuk "Układy mikroprocesorowe

Bardziej szczegółowo

Wprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera

Wprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera Dariusz Wawrzyniak Plan wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działania systemu operacyjnego (2) Definicja systemu operacyjnego (1) Miejsce,

Bardziej szczegółowo

Wstęp do informatyki. System komputerowy. Magistrala systemowa. Architektura komputera. Cezary Bolek

Wstęp do informatyki. System komputerowy. Magistrala systemowa. Architektura komputera. Cezary Bolek Wstęp do informatyki Architektura komputera Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki System komputerowy systemowa (System Bus) Pamięć operacyjna ROM,

Bardziej szczegółowo

Architektura komputerów egzamin końcowy

Architektura komputerów egzamin końcowy Architektura komputerów egzamin końcowy Warszawa, dn. 25.02.11 r. I. Zaznacz prawidłową odpowiedź (tylko jedna jest prawidłowa): 1. Czteroetapowe przetwarzanie potoku architektury superskalarnej drugiego

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 4 Tryby adresowania i formaty Tryby adresowania Natychmiastowy Bezpośredni Pośredni Rejestrowy Rejestrowy pośredni Z przesunięciem stosowy Argument natychmiastowy Op Rozkaz

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 5 Jednostka Centralna Zadania realizowane przez procesor Pobieranie rozkazów Interpretowanie rozkazów Pobieranie danych Przetwarzanie danych Zapisanie danych Główne zespoły

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

Architektura komputera. Cezary Bolek. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki. System komputerowy

Architektura komputera. Cezary Bolek. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki. System komputerowy Wstęp do informatyki Architektura komputera Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki System komputerowy systemowa (System Bus) Pamięć operacyjna ROM,

Bardziej szczegółowo

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna Architektura von Neumanna CPU pamięć wejście wyjście Jak zbudowany jest współczesny komputer? magistrala systemowa CPU jednostka centralna (procesor) pamięć obszar przechowywania programu i danych wejście

Bardziej szczegółowo

Zrównoleglenie i przetwarzanie potokowe

Zrównoleglenie i przetwarzanie potokowe Zrównoleglenie i przetwarzanie potokowe Zrównoleglenie wysoka wydajność pozostaje osiągnięta w efekcie jednoczesnego wykonania różnych części zagadnienia. Przetwarzanie potokowe proces jest rozdzielony

Bardziej szczegółowo

Programowanie w językach asemblera i C

Programowanie w językach asemblera i C Programowanie w językach asemblera i C Mariusz NOWAK Programowanie w językach asemblera i C (1) 1 Dodawanie dwóch liczb - program Napisać program, który zsumuje dwie liczby. Wynik dodawania należy wysłać

Bardziej szczegółowo

Wykład III. Procesor. Studia Podyplomowe INFORMATYKA Architektura komputerów

Wykład III. Procesor. Studia Podyplomowe INFORMATYKA Architektura komputerów Studia Podyplomowe INFORMATYKA Architektura komputerów Wykład III Procesor 1, Część 1 1. ALU 2. Cykl rozkazowy 3. Schemat blokowy CPU 2 dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe

Bardziej szczegółowo

Architektury komputerów Architektury i wydajność. Tomasz Dziubich

Architektury komputerów Architektury i wydajność. Tomasz Dziubich Architektury komputerów Architektury i wydajność Tomasz Dziubich Przetwarzanie potokowe Przetwarzanie sekwencyjne Przetwarzanie potokowe Architektura superpotokowa W przetwarzaniu potokowym podczas niektórych

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne

Bardziej szczegółowo

Architektura systemów komputerowych. dr Artur Bartoszewski

Architektura systemów komputerowych. dr Artur Bartoszewski Architektura systemów komputerowych dr Artur Bartoszewski Procesor część II Rejestry procesora dostępne programowo A B D H PC SP F C E L A Akumulator Zawiera jeden z operandów działania i do niego przekazywany

Bardziej szczegółowo

Programowanie w asemblerze Wprowadzenie

Programowanie w asemblerze Wprowadzenie Programowanie w asemblerze Wprowadzenie 17 stycznia 2017 Motto: R7 is used by the processor as its program counter (PC). It is recommended that R7 not be used as a stack pointer. Źródło: PDP-11 04/34/45/55

Bardziej szczegółowo

SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM

SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM Marcin Tomana marcin@tomana.net SKRÓT WYKŁADU Zastosowania systemów operacyjnych Architektury sprzętowe i mikroprocesory Integracja systemu operacyjnego

Bardziej szczegółowo

Stronicowanie w systemie pamięci wirtualnej

Stronicowanie w systemie pamięci wirtualnej Pamięć wirtualna Stronicowanie w systemie pamięci wirtualnej Stronicowanie z wymianą stron pomiędzy pamięcią pierwszego i drugiego rzędu. Zalety w porównaniu z prostym stronicowaniem: rozszerzenie przestrzeni

Bardziej szczegółowo

Przykładowe pytania DSP 1

Przykładowe pytania DSP 1 Przykładowe pytania SP Przykładowe pytania Systemy liczbowe. Przedstawić liczby; -, - w kodzie binarnym i hexadecymalnym uzupełnionym do dwóch (liczba 6 bitowa).. odać dwie liczby binarne w kodzie U +..

Bardziej szczegółowo

Magistrala systemowa (System Bus)

Magistrala systemowa (System Bus) Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki systemowa (System Bus) Pamięć operacyjna ROM, RAM Jednostka centralna Układy we/wy In/Out Wstęp do Informatyki

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

Hardware mikrokontrolera X51

Hardware mikrokontrolera X51 Hardware mikrokontrolera X51 Ryszard J. Barczyński, 2016 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Hardware mikrokontrolera X51 (zegar)

Bardziej szczegółowo

Wykład 2. Mikrokontrolery z rdzeniami ARM

Wykład 2. Mikrokontrolery z rdzeniami ARM Źródło problemu 2 Wstęp Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC. Różne wersje procesorów ARM są szeroko

Bardziej szczegółowo

Architektura systemów komputerowych. dr Artur Bartoszewski

Architektura systemów komputerowych. dr Artur Bartoszewski Architektura systemów komputerowych dr Artur Bartoszewski Procesor część II Rejestry procesora dostępne programowo A B D H PC SP F C E L A Akumulator Zawiera jeden z operandów działania i do niego przekazywany

Bardziej szczegółowo

Język programowania: Lista instrukcji (IL Instruction List)

Język programowania: Lista instrukcji (IL Instruction List) Język programowania: Lista instrukcji (IL Instruction List) Wykład w ramach przedmiotu: Sterowniki programowalne Opracował dr inż. Jarosław Tarnawski 08.12.2009 Norma IEC 1131 Języki tekstowe Języki graficzne

Bardziej szczegółowo

Pytania. W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa. pamięciowo-centryczna.

Pytania. W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa. pamięciowo-centryczna. Pytania W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa pamięciowo-centryczna punkt-punkt Pamięć EEPROM jest pamięcią: kasowalną elektrycznie tylko 1 raz kasowalną

Bardziej szczegółowo

PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka

PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka PAMIĘCI Część 1 Przygotował: Ryszard Kijanka WSTĘP Pamięci półprzewodnikowe są jednym z kluczowych elementów systemów cyfrowych. Służą do przechowywania informacji w postaci cyfrowej. Liczba informacji,

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 8 Magistrale systemowe Magistrala Układy składające się na komputer (procesor, pamięć, układy we/wy) muszą się ze sobą komunikować, czyli być połączone. Układy łączymy ze

Bardziej szczegółowo

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 4. Mikroprocesor Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 19 marca 2007 Małe przypomnienie 4.1 Rejestry Układ współpracy z szynami Jednostka sterująca połączenia

Bardziej szczegółowo

Architektura systemów informatycznych

Architektura systemów informatycznych Architektura systemów informatycznych Architektura i organizacja pamięci Literatura: Hyde R. 2005, Zrozumieć komputer, Profesjonalne programowanie Część 1, Helion, Gliwice Podstawowe elementy systemu komputerowego

Bardziej szczegółowo

Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne

Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24 Wymagania proceduralnych języków wysokiego poziomu ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH modele programowe procesorów ASK MP.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad.

Bardziej szczegółowo

Architektura typu multi cycle

Architektura typu multi cycle PC ux ress Write data emdata [3-26] [25-2] [2-6] [5-] register [5-] Cond IorD em emwrite emtoreg IRWrite [25-] [5-] Outputs Control Op [5-] ux ux PCSource Op SrcB Src RegWrite RegDst register register

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Architektura Systemów Komputerowych Wykład 8: Procesory wielopotokowe, czyli superskalarne Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Struktury i rodzaje

Bardziej szczegółowo

Systemy operacyjne i sieci komputerowe Szymon Wilk Superkomputery 1

Systemy operacyjne i sieci komputerowe Szymon Wilk Superkomputery 1 i sieci komputerowe Szymon Wilk Superkomputery 1 1. Superkomputery to komputery o bardzo dużej mocy obliczeniowej. Przeznaczone są do symulacji zjawisk fizycznych prowadzonych głównie w instytucjach badawczych:

Bardziej szczegółowo

Dodatek B. Zasady komunikacji z otoczeniem w typowych systemach komputerowych

Dodatek B. Zasady komunikacji z otoczeniem w typowych systemach komputerowych Dodatek B. Zasady komunikacji z otoczeniem w typowych systemach komputerowych B.1. Dostęp do urządzeń komunikacyjnych Sterowniki urządzeń zewnętrznych widziane są przez procesor jako zestawy rejestrów

Bardziej szczegółowo

SYSTEM MIKROPROCESOROWY

SYSTEM MIKROPROCESOROWY SYSTEM MIKROPROCESOROWY CPU ROM RAM I/O AB DB CB Rys 4.1. System mikroprocesorowy MIKROPROCESOR RDZEŃ MIKROPROCESORA PODSTAWOWE ZESPOŁY FUNKCJONALNE MIKROPROCESORA Mikroprocesor zawiera następujące, podstawowe

Bardziej szczegółowo

Zagadnienia zaliczeniowe z przedmiotu Układy i systemy mikroprocesorowe elektronika i telekomunikacja, stacjonarne zawodowe

Zagadnienia zaliczeniowe z przedmiotu Układy i systemy mikroprocesorowe elektronika i telekomunikacja, stacjonarne zawodowe Zagadnienia zaliczeniowe z przedmiotu Układy i systemy mikroprocesorowe elektronika i telekomunikacja, stacjonarne zawodowe System mikroprocesorowy 1. Przedstaw schemat blokowy systemu mikroprocesorowego.

Bardziej szczegółowo

Zarządzanie zasobami pamięci

Zarządzanie zasobami pamięci Zarządzanie zasobami pamięci System operacyjny wykonuje programy umieszczone w pamięci operacyjnej. W pamięci operacyjnej przechowywany jest obecnie wykonywany program (proces) oraz niezbędne dane. Jeżeli

Bardziej szczegółowo

BUDOWA I DZIAŁANIE MIKROPROCESORA

BUDOWA I DZIAŁANIE MIKROPROCESORA BUDOWA I DZIAŁANIE MIKROPROCESORA I. Budowa mikroprocesora 1. Schemat blokowy mikroprocesora 2. Jednostka arytmetyczno-logiczna 3. Rejestry a) Rejestry mikroprocesorów Zilog Z80 i Intel 8086 b) Typy rejestrów

Bardziej szczegółowo

Wstęp do informatyki. Maszyna RAM. Schemat logiczny komputera. Maszyna RAM. RAM: szczegóły. Realizacja algorytmu przez komputer

Wstęp do informatyki. Maszyna RAM. Schemat logiczny komputera. Maszyna RAM. RAM: szczegóły. Realizacja algorytmu przez komputer Realizacja algorytmu przez komputer Wstęp do informatyki Wykład UniwersytetWrocławski 0 Tydzień temu: opis algorytmu w języku zrozumiałym dla człowieka: schemat blokowy, pseudokod. Dziś: schemat logiczny

Bardziej szczegółowo

Adresowanie. W trybie natychmiastowym pole adresowe zawiera bezpośrednio operand czyli daną dla rozkazu.

Adresowanie. W trybie natychmiastowym pole adresowe zawiera bezpośrednio operand czyli daną dla rozkazu. W trybie natychmiastowym pole adresowe zawiera bezpośrednio operand czyli daną dla rozkazu. Wada: rozmiar argumentu ograniczony do rozmiaru pola adresowego Adresowanie bezpośrednie jest najbardziej podstawowym

Bardziej szczegółowo

PC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C-"

PC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C- PC 3 PC^ TIMER IN RESET PC5 TIMER OUT 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 AD7 U ss c 3 L 5 c.* Cl* S 9 10 11 12 13 U 15 H 17 Cu C-" ln LTJ CO 2.12. Wielofunkcyjne układy współpracujące z mikroprocesorem

Bardziej szczegółowo