Witold Komorowski: RISC. Witold Komorowski, dr inż.

Wielkość: px
Rozpocząć pokaz od strony:

Download "Witold Komorowski: RISC. Witold Komorowski, dr inż."

Transkrypt

1 Witold Komorowski, dr inż.

2 Koncepcja RISC i przetwarzanie potokowe

3 RISC koncepcja architektury i organizacji komputera

4 Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja Z czego jest zrobiony?

5 Problemy projektantów Realizacja tranzystory, układy scalone, oporniki, wolty, mikroampery, gigaherce, nanosekundy... E L E K T R O N I K A Organizacja bramki, przerzutniki, sumatory, rejestry, multipleksery, pamięci, sterowniki, procesory... S T R U K T U R A Architektura rozkazy, operacje, argumenty, adresy, przerwania... P R O G R A M O W A N I E

6 Architektura listy rozkazów (IS Architecture) Interfejs Software Hardware

7 Wymagania użytkownika Wydajność (performance) czyli szybkość wykonywania programów

8 Czas wykonania programu (t) = = liczba wykonanych rozkazów (IC) x x liczba cykli zegara potrzebnych do wykonania rozkazu (CPI) x x czas cyklu zegara (1/f) t = IC * CPI * 1/f

9 Czynniki wpływające na wydajność Realizacja (technologia) Organizacja (struktura) Architektura (lista rozkazów) Oprogramowanie (kompilator) IC CPI f

10 Organizacja komputera Model von Neumann'a M CPU I/O Memory Central Processing Unit Input/Output

11 Cykl rozkazowy Pobranie rozkazu z pamięci Wykonanie rozkazu w procesorze

12 Cykl rozkazowy Pamięć zawsze wolniejsza niż procesor! M CPU I/O Przechowuje program Przechowuje dane Pobiera rozkazy Dekoduje rozkazy Wykonuje operacje

13 Cykl rozkazowy von Neumann s bottleneck M CPU I/O Przechowuje program Przechowuje dane Pobiera rozkazy Dekoduje rozkazy Wykonuje operacje

14 Sekwencja rozkazów 1. rozkaz Pobranie Wykonanie 2. rozkaz Czas dostępu do pamięci Pobranie Wykonanie Czas cyklu Czas

15 Możliwości przyspieszenia sekwencji rozkazów * Skrócenie cyklu rozkazowego (szczególnie fazy odczytu z pamięci) * Współbieżne wykonywanie różnych faz kolejnych rozkazów

16 Podstawowe zmiany organizacji Pamięć buforowa: skrócenie średniego czasu dostępu Przetwarzanie potokowe: zwiększenie częstości kończenia rozkazów

17 Pamięć buforowa (cache) Cache Main Hit CPU Miss Duża Wolna Dość tania Mała Bardzo szybka Droga

18 Praktyczne efekty stosowania pamięci cache Cache Main Hit CPU Duża Wolna Dość tania > 98% Mała Bardzo szybka Dość droga

19 Potok rozkazów (pipeline) 1. rozkaz Pobranie Wykonanie 2. rozkaz Pobranie Wykonanie 3. rozkaz Pobranie Wykonanie 4. rozkaz Czas cyklu Czas między zakończeniem kolejnych rozkazów Pobranie Wykonanie

20 Wczesne realizacje Pamięć Jednostka komunikacji BIU Bufor (6 B) Potok 2-stopniowy w μp 8086 (r.1978) Jednostka wykonawcza EU CPU

21 Potok wielostopniowy Czas cyklu 1. F1 F2 F3 F4 2. F3 Czas pomiędzy rozkazami F2 F1 5. CPI = 1 6. Takty zegara

22 Koncepcja tradycyjna Cel Zapełnienie luki semantycznej Środki Sterowanie mikroprogramowe Efekt Rozbudowane listy rozkazów, formaty i sposoby adresowania Skomplikowany układ sterowania, spowolnione działanie CISC Complex Instruction-Set Computer

23 Koncepcja RISC (Reduced Instruction-Set Computer) Cel Szybkie wykonywanie rozkazów Środki Potokowość, pamięć cache Efekt Stała długość rozkazu, prosty układ sterowania Prymitywne rozkazy, model LOAD - STORE, skomplikowany kompilator

24 Genealogia RISC RISC I SPARC V9 SPARC D.Patterson, C.Sequin Sun Microsystems Berkeley ( ) (1987) (1994) MIPS MIPS R2000 MIPS32, MIPS64 J.Hennessy MIPS Computer Systems (MIPS Technologies) Stanford ( ) (Silicon Graphics) IBM 801 RS/6000 PowerPC Power4 G.Radin IBM ( ) (+ Motorola) (2000) Transputer D.May, I.Barron INMOS (1983)

25 CISC vs RISC Architektura Liczba różnych długości rozkazu Liczba sposobów adresowania Maksymalna długość rozkazu [bajty] Adresacja pośrednia CISC RISC IBM Nie VAX Tak MC Nie IA Nie SPARC Nie MIPS Nie RS/ Nie

26 CISC vs RISC Architektura Liczba różnych długości rozkazu Liczba sposobów adresowania Maksymalna długość rozkazu [bajty] Adresacja pośrednia CISC RISC IBM Nie VAX Tak MC Nie IA Nie SPARC Nie MIPS Nie RS/ Nie

27 Potok 5-stopniowy I cache D cache Load/Store IF ID EX WB (AC) MA Register file IF Instruction fetch ID Instruction decode EX/AC Execution / Address calculation MA WB Memory access Write back

28 Bezkonfliktowe przetwarzanie potokowe 1. IF ID EX MA WB 2. IF ID EX MA WB 3. IF ID EX MA WB 4. IF ID EX MA WB 5. IF ID EX MA WB 6. IF ID EX MA WB Takty zegara

29 Zakłócenia potoku Konflikt zasobów (równoczesne żądanie dostępu do pamięci) Konflikt danych (opóźniona aktualizacja danych w pamięci) Konflikt sterowania (realizacja skoków)

30 Konflikt zasobów 1. IF ID AC MA WB 2. IF ID EX MA WB rozkaz 1. czyta/zapisuje dane z/do pamięci 3. IF ID EX MA WB 4. IF ID EX MA WB 5. IF ID EX MA WB rozkaz 4. jest z pamięci odczytywany 6. IF ID EX MA WB Takty zegara

31 Rozwiązanie konfliktu zasobów Pamięć danych i rozkazów Procesor centralny Pamięć danych Pamięć rozkazów Procesor centralny Architektura Princeton (von Neumann a) Architektura Harvard (na poziomie pamięci cache)

32 Konflikt danych 1. IF ID EX MA WB r1 r2 + r3 2. IF ID EX MA WB r5 r1 + r4 t1 t2 t3 t4 t5 t6 t7 t8 t9 Takty zegara Rozkaz 2. w takcie t5 wymaga danych, które będą zapisane w rejestrze przez rozkaz 1. dopiero w takcie t6.!

33 Rozwiązanie konfliktu danych (nieefektywne) 1. IF ID EX MA WB r1 r2 + r3 2. IF ID ~~ ~~ EX MA WB r5 r1 + r4 3. IF ID ~~ ~~ EX MA WB t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 Takty zegara Następuje wstrzymanie potoku na dwa takty

34 Rozwiązanie konfliktu danych przez wyprzedzanie argumentów IF EX ID MA WR Rozkaz r1 r2 + r3 r2 + r3 IF EX ID MA WR Rozkaz r5 r1 + r4 Wynik jest przekazywany drogą na skróty (forwarding) do następnego rozkazu

35 Konflikt sterowania 1. IF ID EX MA WB 2. IF ID AC MA WB Skok warunkowy efektywny Kara za skok 3. IF ID EX MA WB 4. IF ID EX MA WB Opróżnienie potoku z niepotrzebnych rozkazów 3. i IF ID EX MA WB 6. IF ID EX MA WB Takty zegara

36 Łagodzenie konfliktów sterowania * Skoki opóźnione (delayed branch) * Przewidywanie skoków (branch prediction)

37 Skoki opóźnione Każdy rozkaz skoku zmienia adres docelowy dopiero po następnym rozkazie Przykład opóźnionego rozkazu CALL add r1,r5,r7 Po optymalizacji: sub r2,r3,r2 add r1,r5,r7 call tamtam call tamtam nop sub r2,r3,r2 inc r4 inc r4

38 Przewidywanie skoków Tablica skoków (Branch Target Buffer, BTB) Licznik rozkazów Adres rozkazu Adres docelowy Stan α σ s

39 Algorytm predykcji Nieefektywny Będzie efektywny s=01 Nieefektywny Efektywny Będzie nieefektywny s=10 Nieefektywny Będzie efektywny s=00 Efektywny Efektywny Będzie nieefektywny s=11 Nieefektywny Efektywny

40 Everything should be made as simple as possible, but not one bit simpler. Albert Einstein

41 Procesory superskalarne i przetwarzanie out-of-order Pobieranie rozkazów Dekodowanie rozkazów Przydział rozkazów Jednostka wykonawcza 1 Jednostka wykonawcza 2 Jednostka wykonawcza k Kompletacja

42 Działanie procesora superskalarnego Kod źródłowy Kompilator Kod liniowy Procesor Sprzętowe zrównoleglenie rozkazów

43 Koncepcja VLIW (Very Long Instruction Word) Grupa rozkazów bardzo długie słowo rozkazowe MUL FADD LD BRC Jednostka stp. Jednostka zmp. Jednostka pam. Jednostka obsługi skoków

44 Działanie procesora VLIW Kod źródłowy Kompilator Kod równoległy Procesor Programowe (statyczne) zrównoleglenie kodu

45 Realizacja techniki EPIC (Explicitly Parallel Instruction Computing) Procesor Itanium (IA-64) Wiązka trzech 41-bitowych rozkazów RISC 128 rejestrów stp. 64-bitowych 128 rejestrów zmp. 82-bitowych Obszar 2 64 adresów (16 EB) 22 jednostki funkcyjne potok 8-stopniowy Itanium2, 2002

46 Więcej

47 Tanenbaum, A.: * Strukturalna organizacja systemów komputerowych. Helion, 2006 (wyd. 5.) [50] Stallings, W.: * Organizacja i architektura systemu komputerowego. WNT 2004 (wyd. 3.) [46] Biernat, J.: * Architektura komputerów. WPWr, 2005 (wyd. 4.) [18] Komorowski, W.: * Instrumenta computatoria. Helion, 2000 [12] Komorowski, W.: * Krótki kurs architektury i organizacji komputerów. Mikom, 2004 [12]

48 ... wydaje mi się to jakoś nierealne, że tak szybko i tak daleko doszliśmy. Nie wiadomo zresztą, po co. Stanisław Lem

Przetwarzanie potokowe pipelining

Przetwarzanie potokowe pipelining Przetwarzanie potokowe pipelining (część A) Przypomnienie - implementacja jednocyklowa 4 Add Add PC Address memory ister # isters Address ister # ister # memory Wstęp W implementacjach prezentowanych tydzień

Bardziej szczegółowo

architektura komputerów w. 4 Realizacja sterowania

architektura komputerów w. 4 Realizacja sterowania architektura komputerów w. 4 Realizacja sterowania Model komputera CPU Jednostka sterująca Program umieszczony wraz z danymi w pamięci jest wykonywany przez CPU program wykonywany jest sekwencyjnie, zmiana

Bardziej szczegółowo

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż.

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż. ARCHITETURA SYSTEMÓW OMPUTEROWYCH współczesne architektury c Dr inż. Ignacy Pardyka UNIWERSYTET JANA OCHANOWSIEGO w ielcach 1 Rok akad. 2014/2015 1 lasyczne procesory sekwencyjne i potokowe 1 Instytut

Bardziej szczegółowo

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1

Wydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność obliczeń a architektura procesorów Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Architektura Systemów Komputerowych Wykład 7: Potokowe jednostki wykonawcze Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Budowa potoku Problemy synchronizacji

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/2012 2 / 27

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/2012 2 / 27 ARCHITEKTURA SYSTEÓW KOPUTEROWYCH strktry procesorów ASK SP. c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2/22 Założenia konstrkcyjne Układ pobierania instrkcji Układ przygotowania

Bardziej szczegółowo

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski

Materiały do wykładu. 4. Mikroprocesor. Marcin Peczarski. Instytut Informatyki Uniwersytet Warszawski Materiały do wykładu 4. Mikroprocesor Marcin Peczarski Instytut Informatyki Uniwersytet Warszawski 19 marca 2007 Małe przypomnienie 4.1 Rejestry Układ współpracy z szynami Jednostka sterująca połączenia

Bardziej szczegółowo

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ

Jednostka centralna. dr hab. inż. Krzysztof Patan, prof. PWSZ Jednostka centralna dr hab. inż. Krzysztof Patan, prof. PWSZ Instytut Politechniczny Państwowa Wyższa Szkoła Zawodowa w Głogowie k.patan@issi.uz.zgora.pl Architektura i organizacja komputerów Architektura

Bardziej szczegółowo

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna

Architektura von Neumanna. Jak zbudowany jest współczesny komputer? Schemat architektury typowego PC-ta. Architektura PC wersja techniczna Architektura von Neumanna CPU pamięć wejście wyjście Jak zbudowany jest współczesny komputer? magistrala systemowa CPU jednostka centralna (procesor) pamięć obszar przechowywania programu i danych wejście

Bardziej szczegółowo

Architektury komputerów Architektury i wydajność. Tomasz Dziubich

Architektury komputerów Architektury i wydajność. Tomasz Dziubich Architektury komputerów Architektury i wydajność Tomasz Dziubich Przetwarzanie potokowe Przetwarzanie sekwencyjne Przetwarzanie potokowe Architektura superpotokowa W przetwarzaniu potokowym podczas niektórych

Bardziej szczegółowo

Systemy operacyjne. wykład dr Marcin Czarnota laboratorium mgr Radosław Maj

Systemy operacyjne. wykład dr Marcin Czarnota laboratorium mgr Radosław Maj Systemy operacyjne wykład dr Marcin Czarnota laboratorium mgr Radosław Maj Plan wykładów 1. Wprowadzenie, 2. Procesy, wątki i zasoby, 3. Planowanie przydziału procesora, 4. Zarządzanie pamięcią operacyjną,

Bardziej szczegółowo

Architektury Komputerów. Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl

Architektury Komputerów. Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl Architektury Komputerów Tomasz Dziubich p.530, konsultacje czwartek. 9-10 i 11-12, dziubich@eti.pg.gda.pl Urządzenia przetwarzające zwane komputerami - kiedyś EDSAC, University of Cambridge, UK, 1949 i

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów przeznaczonych do wykonania w komputerze (ang. software).

Bardziej szczegółowo

. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A

. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A Symulator Escape Konfiguracja ogólna Enable MUL and DIV Complete Set of Comp.Oper Sign Extension of B/H/W Memory Oper on B/H/W Program Program Dane Dane Załaduj konfigurację symulatora (File -> OpenFile)

Bardziej szczegółowo

Systemy Mikroprocesorowe Czasu Rzeczywistego

Systemy Mikroprocesorowe Czasu Rzeczywistego Systemy Mikroprocesorowe Czasu Rzeczywistego Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/smcr 1 Definicje podstawowe Procesor

Bardziej szczegółowo

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24

4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24 Wymagania proceduralnych języków wysokiego poziomu ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH modele programowe procesorów ASK MP.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad.

Bardziej szczegółowo

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel

Bibliografia: pl.wikipedia.org www.intel.com. Historia i rodzaje procesorów w firmy Intel Bibliografia: pl.wikipedia.org www.intel.com Historia i rodzaje procesorów w firmy Intel Specyfikacja Lista mikroprocesorów produkowanych przez firmę Intel 4-bitowe 4004 4040 8-bitowe x86 IA-64 8008 8080

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 7 Jan Kazimirski 1 Pamięć podręczna 2 Pamięć komputera - charakterystyka Położenie Procesor rejestry, pamięć podręczna Pamięć wewnętrzna pamięć podręczna, główna Pamięć zewnętrzna

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię

Bardziej szczegółowo

Język programowania: Lista instrukcji (IL Instruction List)

Język programowania: Lista instrukcji (IL Instruction List) Język programowania: Lista instrukcji (IL Instruction List) Wykład w ramach przedmiotu: Sterowniki programowalne Opracował dr inż. Jarosław Tarnawski 08.12.2009 Norma IEC 1131 Języki tekstowe Języki graficzne

Bardziej szczegółowo

dr inż. Konrad Sobolewski Politechnika Warszawska Informatyka 1

dr inż. Konrad Sobolewski Politechnika Warszawska Informatyka 1 dr inż. Konrad Sobolewski Politechnika Warszawska Informatyka 1 Cel wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działanie systemu operacyjnego

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 9 Pamięć operacyjna Właściwości pamięci Położenie Pojemność Jednostka transferu Sposób dostępu Wydajność Rodzaj fizyczny Własności fizyczne Organizacja Położenie pamięci

Bardziej szczegółowo

PRZEWODNIK PO PRZEDMIOCIE

PRZEWODNIK PO PRZEDMIOCIE Nazwa przedmiotu: ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH Kierunek: Informatyka Rodzaj przedmiotu: obowiązkowy w ramach treści kierunkowych, moduł kierunkowy ogólny Rodzaj zajęć: wykład, ćwiczenia I KARTA

Bardziej szczegółowo

Podstawy architektury procesorów z równoległością na poziomie instrukcji - równoległość w procesorach superskalarnych

Podstawy architektury procesorów z równoległością na poziomie instrukcji - równoległość w procesorach superskalarnych Temat: Podstawy architektury procesorów z równoległością na poziomie instrukcji - równoległość w procesorach superskalarnych Treść wykładu: 1. Potokowe wykonywanie operacji i instrukcji w komputerach.

Bardziej szczegółowo

Struktura i działanie jednostki centralnej

Struktura i działanie jednostki centralnej Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Wykład III. Procesor. Studia Podyplomowe INFORMATYKA Architektura komputerów

Wykład III. Procesor. Studia Podyplomowe INFORMATYKA Architektura komputerów Studia Podyplomowe INFORMATYKA Architektura komputerów Wykład III Procesor 1, Część 1 1. ALU 2. Cykl rozkazowy 3. Schemat blokowy CPU 2 dr Artur Bartoszewski - WYKŁAD: Podstawy informatyki; Studia Podyplomowe

Bardziej szczegółowo

Architektura systemu komputerowego

Architektura systemu komputerowego Architektura systemu komputerowego Klawiatura 1 2 Drukarka Mysz Monitor CPU Sterownik dysku Sterownik USB Sterownik PS/2 lub USB Sterownik portu szeregowego Sterownik wideo Pamięć operacyjna Działanie

Bardziej szczegółowo

Systemy operacyjne. dr inż. Jerzy Sas. e-mail: jerzy.sas@pwr.wroc.pl

Systemy operacyjne. dr inż. Jerzy Sas. e-mail: jerzy.sas@pwr.wroc.pl Plan wykładu Systemy operacyjne dr inż. Jerzy Sas e-mail: jerzy.sas@pwr.wroc.pl 1. Wprowadzenie - podstawowe pojęcia, rys historyczny, architektura systemu komputerowego, architektura systemu operacyjnego,

Bardziej szczegółowo

Optymalizacja skalarna. Piotr Bała. bala@mat.uni.torun.pl. Wykład wygłoszony w ICM w czercu 2000

Optymalizacja skalarna. Piotr Bała. bala@mat.uni.torun.pl. Wykład wygłoszony w ICM w czercu 2000 Optymalizacja skalarna - czerwiec 2000 1 Optymalizacja skalarna Piotr Bała bala@mat.uni.torun.pl Wykład wygłoszony w ICM w czercu 2000 Optymalizacja skalarna - czerwiec 2000 2 Optymalizacja skalarna Czas

Bardziej szczegółowo

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016

Bardziej szczegółowo

Elementy składowe systemu komputerowego

Elementy składowe systemu komputerowego SWB - Systemy wbudowane - wprowadzenie - wykład 9 asz 1 Elementy składowe systemu komputerowego Podstawowe elementy składowe: procesor z ALU pamięć komputera (zawierająca dane i program) urządzenia wejścia/wyjścia

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 6 RSC i CSC Znaczenie terminów CSC Complete nstruction Set Computer komputer o pełnej liście rozkazów. RSC Reduced nstruction Set Computer komputer o zredukowanej liście

Bardziej szczegółowo

Intel 4004 Dane techniczne:

Intel 4004 Dane techniczne: Intel 4004 wprowadzony 15 listopada 1971 zegar: 740 khz moc obliczeniowa: 0,09 MIPS szyna danych: 4-bitowa liczba tranzystorów 2300, 10 mikronów pamięd adresowalna 640 bajtów pamięd programu 4 kilobajty

Bardziej szczegółowo

Kurs SIMATIC S7-300/400 i TIA Portal - Podstawowy. Spis treści. Dzień 1. I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503)

Kurs SIMATIC S7-300/400 i TIA Portal - Podstawowy. Spis treści. Dzień 1. I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503) Spis treści Dzień 1 I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6

Bardziej szczegółowo

System pamięci. Pamięć wirtualna

System pamięci. Pamięć wirtualna System pamięci Pamięć wirtualna Pamięć wirtualna Model pamięci cache+ram nie jest jeszcze realistyczny W rzeczywistych systemach działa wiele programów jednocześnie Każdy może używać tej samej przestrzeni

Bardziej szczegółowo

Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych

Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych Komputer (elektroniczna maszyna cyfrowa) jest to maszyna programowalna. Maszyna programowalna ma dwie cechy: Reaguje

Bardziej szczegółowo

Zarządzanie zasobami pamięci

Zarządzanie zasobami pamięci Zarządzanie zasobami pamięci System operacyjny wykonuje programy umieszczone w pamięci operacyjnej. W pamięci operacyjnej przechowywany jest obecnie wykonywany program (proces) oraz niezbędne dane. Jeżeli

Bardziej szczegółowo

1 Ogolnie o asemblerach. 2 Zarys architektury MIPS

1 Ogolnie o asemblerach. 2 Zarys architektury MIPS 1 Ogolnie o asemblerach Kod zerojedynkowy jakim posªuguje si komputer jest niewygodny dla czªowieka. Pomysª: wprowadzenie symbolicznych nazw instrukcji, odzieli pola argumentów. Wci» jest niewygodnie,

Bardziej szczegółowo

Architektura Systemów Komputerowych

Architektura Systemów Komputerowych Architektura Systemów Komputerowych Wykład 10: Redukcja opóźnień w procesorach superpotokowych i superskalarnych Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie

Bardziej szczegółowo

Obliczenia Wysokiej Wydajności

Obliczenia Wysokiej Wydajności Obliczenia wysokiej wydajności 1 Wydajność obliczeń Wydajność jest (obok poprawności, niezawodności, bezpieczeństwa, ergonomiczności i łatwości stosowania i pielęgnacji) jedną z najważniejszych charakterystyk

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 13 Procesory superskalarne Procesor superskalarny Termin superskalarny określa procesory, które mogą wykonywać dwie lub więcej instrukcje skalarne (arytmetyczne, logiczne)

Bardziej szczegółowo

3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22

3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22 ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH struktury procesorów ASK SP.06 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 1 Maszyny wirtualne 2 3 Literatura c Dr inż. Ignacy

Bardziej szczegółowo

Język programowania: Lista instrukcji (IL Instruction List) Wykład w ramach przedmiotu: Sterowniki programowalne Opracował dr inż. Jarosław Tarnawski

Język programowania: Lista instrukcji (IL Instruction List) Wykład w ramach przedmiotu: Sterowniki programowalne Opracował dr inż. Jarosław Tarnawski Język programowania: Lista instrukcji (IL Instruction List) Wykład w ramach przedmiotu: Sterowniki programowalne Opracował dr inż. Jarosław Tarnawski Norma IEC 1131 Języki tekstowe Języki graficzne Języki

Bardziej szczegółowo

Schematy zarzadzania pamięcia

Schematy zarzadzania pamięcia Schematy zarzadzania pamięcia Segmentacja podział obszaru pamięci procesu na logiczne jednostki segmenty o dowolnej długości. Postać adresu logicznego: [nr segmentu, przesunięcie]. Zwykle przechowywana

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Programowanie niskopoziomowe

Programowanie niskopoziomowe Programowanie niskopoziomowe ASSEMBLER Teodora Dimitrova-Grekow http://aragorn.pb.bialystok.pl/~teodora/ Program ogólny Rok akademicki 2011/12 Systemy liczbowe, budowa komputera, procesory X86, organizacja

Bardziej szczegółowo

Architektura systemu komputerowego

Architektura systemu komputerowego Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami

Bardziej szczegółowo

Procesory rodziny x86. Dariusz Chaberski

Procesory rodziny x86. Dariusz Chaberski Procesory rodziny x86 Dariusz Chaberski 8086 produkowany od 1978 magistrala adresowa - 20 bitów (1 MB) magistrala danych - 16 bitów wielkość instrukcji - od 1 do 6 bajtów częstotliwośc pracy od 5 MHz (IBM

Bardziej szczegółowo

Wykład 2. Mikrokontrolery z rdzeniami ARM

Wykład 2. Mikrokontrolery z rdzeniami ARM Wykład 2 Źródło problemu 2 Wstęp Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC. Różne wersje procesorów

Bardziej szczegółowo

Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP

Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP Przykłady praktycznych rozwiązań architektur systemów obliczeniowych AMD, Intel, NUMA, SMP Wykład przetwarzanie równoległe cz.3 NUMA versus SMP systemy wieloprocesorowe NUMA- każdy procesor jest bliżej

Bardziej szczegółowo

Wykład 2. Mikrokontrolery z rdzeniami ARM

Wykład 2. Mikrokontrolery z rdzeniami ARM Źródło problemu 2 Wstęp Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC. Różne wersje procesorów ARM są szeroko

Bardziej szczegółowo

obszar bezpośrednio dostępny dla procesora rozkazy: load, store (PAO rejestr procesora)

obszar bezpośrednio dostępny dla procesora rozkazy: load, store (PAO rejestr procesora) Pamięć operacyjna (main memory) obszar bezpośrednio dostępny dla procesora rozkazy: load, store (PAO rejestr procesora) cykl rozkazowy: pobranie rozkazu z PAO do rejestru rozkazów dekodowanie realizacja

Bardziej szczegółowo

Wpływ architektury procesora na system operacyjny

Wpływ architektury procesora na system operacyjny 2 Definiowanie interfejsu użytkownika Udostępnianie systemu plików Udostępnianie środowiska do wykonywania programów Obsługa podstawowej klasy błędów Sterowanie urządzeniami wejścia/wyjścia Zarządzanie

Bardziej szczegółowo

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu

Bardziej szczegółowo

Systemy wbudowane Mikrokontrolery

Systemy wbudowane Mikrokontrolery Systemy wbudowane Mikrokontrolery Budowa i cechy mikrokontrolerów Architektura mikrokontrolerów rodziny AVR 1 Czym jest mikrokontroler? Mikrokontroler jest systemem komputerowym implementowanym w pojedynczym

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności.

Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności. Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Organizacja pamięci Organizacja pamięci współczesnych systemów komputerowych

Bardziej szczegółowo

ICD Wprowadzenie. Wprowadzenie. Czym jest In-Circuit Debugger? 2. O poradniku 3. Gdzie szukać dodatkowych informacji? 4

ICD Wprowadzenie. Wprowadzenie. Czym jest In-Circuit Debugger? 2. O poradniku 3. Gdzie szukać dodatkowych informacji? 4 ICD 2 Czym jest In-Circuit Debugger? 2 O poradniku 3 Gdzie szukać dodatkowych informacji? 4 ICD 1 ICD 25.08.2009 Czym jest In-Circuit Debugger? Większość procesorów dostarcza systemów debugowania (ang.

Bardziej szczegółowo

LEKCJA TEMAT: Zasada działania komputera.

LEKCJA TEMAT: Zasada działania komputera. LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem

Bardziej szczegółowo

Opracował: Jan Front

Opracował: Jan Front Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny

Bardziej szczegółowo

Pamięć. Podstawowe własności komputerowych systemów pamięciowych:

Pamięć. Podstawowe własności komputerowych systemów pamięciowych: Pamięć Podstawowe własności komputerowych systemów pamięciowych: Położenie: procesor, wewnętrzna (główna), zewnętrzna (pomocnicza); Pojemność: rozmiar słowa, liczba słów; Jednostka transferu: słowo, blok

Bardziej szczegółowo

Maszyny liczace - rys historyczny

Maszyny liczace - rys historyczny SWB - Mikroprocesory i mikrokontrolery - wykład 7 asz 1 Maszyny liczace - rys historyczny pierwszy kalendarz - Stonehenge (obecnie Salisbury, Anglia) skonstruowany ok. 2800 r. pne. abacus - pierwsze liczydła

Bardziej szczegółowo

Systemy operacyjne. Systemy operacyjne. Systemy operacyjne. Zadania systemu operacyjnego. Abstrakcyjne składniki systemu. System komputerowy

Systemy operacyjne. Systemy operacyjne. Systemy operacyjne. Zadania systemu operacyjnego. Abstrakcyjne składniki systemu. System komputerowy Systemy operacyjne Systemy operacyjne Dr inż. Ignacy Pardyka Literatura Siberschatz A. i inn. Podstawy systemów operacyjnych, WNT, Warszawa Skorupski A. Podstawy budowy i działania komputerów, WKiŁ, Warszawa

Bardziej szczegółowo

Podstawy Informatyki DMA - Układ bezpośredniego dostępu do pamięci

Podstawy Informatyki DMA - Układ bezpośredniego dostępu do pamięci Układ Podstawy Informatyki - Układ bezpośredniego dostępu do pamięci alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi Plan wykładu Układ 1 Układ Wymiana informacji Idea Zasady pracy maszyny W Architektura

Bardziej szczegółowo

Podstawy technologii informacyjnej. Beata Kuźmińska

Podstawy technologii informacyjnej. Beata Kuźmińska Podstawy technologii informacyjnej Beata Kuźmińska Podstawowe definicje Informatyka - nazwa powstała w 1968 roku, stosowana w Europie. Informatyka zajmuje się całokształtem przechowywania, przesyłania,

Bardziej szczegółowo

Mikrokontroler autonomicznej pracy systemach kontrolno pomiarowych komunikacyjnych czasie rzeczywistym

Mikrokontroler autonomicznej pracy systemach kontrolno pomiarowych komunikacyjnych czasie rzeczywistym Mikrokontrolery Mikrokontroler układ cyfrowy z wyspecjalizowanym mikroprocesorem, niezbędnymi urządzeniami peryferyjnymi zawartymi w jednym układzie scalonym, który jest zdolny do autonomicznej pracy,

Bardziej szczegółowo

Szkolenia specjalistyczne

Szkolenia specjalistyczne Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com

Bardziej szczegółowo

Architektura komputerów. Asembler procesorów rodziny x86

Architektura komputerów. Asembler procesorów rodziny x86 Architektura komputerów Asembler procesorów rodziny x86 Architektura komputerów Asembler procesorów rodziny x86 Rozkazy mikroprocesora Rozkazy mikroprocesora 8086 można podzielić na siedem funkcjonalnych

Bardziej szczegółowo

Programowanie współbieżne i rozproszone

Programowanie współbieżne i rozproszone Programowanie współbieżne i rozproszone WYKŁAD 1 dr inż. Literatura ogólna Ben-Ari, M.: Podstawy programowania współbieżnego i rozproszonego. Wydawnictwa Naukowo-Techniczne, Warszawa, 2009. Czech, Z.J:

Bardziej szczegółowo

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,

RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem

Bardziej szczegółowo

Klasyfikacje systemów komputerowych, modele złożoności algorytmów obliczeniowych

Klasyfikacje systemów komputerowych, modele złożoności algorytmów obliczeniowych Wykład 5 Klasyfikacje systemów komputerowych, modele złożoności algorytmów obliczeniowych Spis treści: 1. Klasyfikacja Flynna 2. Klasyfikacja Skillicorna 3. Klasyfikacja architektury systemów pod względem

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność obliczeń Dla wielu programów wydajność obliczeń można traktować jako wydajność pobierania z pamięci

Bardziej szczegółowo

Architektura procesora Intel Itanium (IA64) Paweł Pisarczyk Instytut Informatyki, Politechnika Warszawska Pawel.Pisarczyk@ii.pw.edu.

Architektura procesora Intel Itanium (IA64) Paweł Pisarczyk Instytut Informatyki, Politechnika Warszawska Pawel.Pisarczyk@ii.pw.edu. Architektura procesora Intel Itanium (IA64) Paweł Pisarczyk Pawel.Pisarczyk@ii.pw.edu.pl Plan prezentacji Wprowadzenie Model programowy EPIC Mikroarchitektura procesora Itanium W ybrane mechanizmy procesora

Bardziej szczegółowo

Opis efektów kształcenia dla modułu zajęć

Opis efektów kształcenia dla modułu zajęć Nazwa modułu: Projektowanie i użytkowanie systemów operacyjnych Rok akademicki: 2013/2014 Kod: EAR-2-324-n Punkty ECTS: 5 Wydział: Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Kierunek:

Bardziej szczegółowo

Kurs Podstawowy S7. Spis treści. Dzień 1

Kurs Podstawowy S7. Spis treści. Dzień 1 Spis treści Dzień 1 I System SIMATIC S7 - wprowadzenie (wersja 1401) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6 Podstawowe

Bardziej szczegółowo

Technologia Informacyjna Wykład II Jak wygląda komputer?

Technologia Informacyjna Wykład II Jak wygląda komputer? Technologia Informacyjna Wykład II Jak wygląda komputer? A. Matuszak 18 października 2010 A. Matuszak Technologia Informacyjna Wykład II Jak wygląda komputer? A. Matuszak (2) Technologia Informacyjna Wykład

Bardziej szczegółowo

Zarządzanie pamięcią operacyjną

Zarządzanie pamięcią operacyjną SOE Systemy Operacyjne Wykład 7 Zarządzanie pamięcią operacyjną dr inż. Andrzej Wielgus Instytut Mikroelektroniki i Optoelektroniki WEiTI PW Hierarchia pamięci czas dostępu Rejestry Pamięć podręczna koszt

Bardziej szczegółowo

Porównanie wydajności CUDA i OpenCL na przykładzie równoległego algorytmu wyznaczania wartości funkcji celu dla problemu gniazdowego

Porównanie wydajności CUDA i OpenCL na przykładzie równoległego algorytmu wyznaczania wartości funkcji celu dla problemu gniazdowego Porównanie wydajności CUDA i OpenCL na przykładzie równoległego algorytmu wyznaczania wartości funkcji celu dla problemu gniazdowego Mariusz Uchroński 3 grudnia 2010 Plan prezentacji 1. Wprowadzenie 2.

Bardziej szczegółowo

Technologie informacyjne - wykład 2 -

Technologie informacyjne - wykład 2 - Zakład Fizyki Budowli i Komputerowych Metod Projektowania Instytut Budownictwa Wydział Budownictwa Lądowego i Wodnego Politechnika Wrocławska Technologie informacyjne - wykład 2 - Prowadzący: dr inż. Łukasz

Bardziej szczegółowo

Elementy oprogramowania sterowników. Instrukcje podstawowe, funkcje logiczne, układy czasowe i liczenia, znaczniki

Elementy oprogramowania sterowników. Instrukcje podstawowe, funkcje logiczne, układy czasowe i liczenia, znaczniki Elementy oprogramowania sterowników. Instrukcje podstawowe, funkcje logiczne, układy czasowe i liczenia, znaczniki Norma IEC-61131-3 definiuje typy języków: graficzne: schematów drabinkowych LD, schematów

Bardziej szczegółowo

Architektura komputerów wer. 7

Architektura komputerów wer. 7 Architektura komputerów wer. 7 Wojciech Myszka 2013-10-29 19:47:07 +0100 Karty perforowane Kalkulator IBM 601, 1931 IBM 601 kalkulator Maszyna czytała dwie liczby z karty, mnożyła je przez siebie i wynik

Bardziej szczegółowo

Procesory rodziny Intel

Procesory rodziny Intel Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz pl.wikipedia.org www.intel.com Procesory rodziny Intel Podstawowe własnow asności procesora Pentium Podstawowe własności procesora Pentium

Bardziej szczegółowo

Podstawy techniki cyfrowej i mikroprocesorowej II. Urządzenia wejścia-wyjścia

Podstawy techniki cyfrowej i mikroprocesorowej II. Urządzenia wejścia-wyjścia Podstawy techniki cyfrowej i mikroprocesorowej II Urządzenia wejścia-wyjścia Tomasz Piasecki magistrala procesor pamięć wejście wyjście W systemie mikroprocesorowym CPU może współpracować za pośrednictwem

Bardziej szczegółowo

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Rodzaje sytuacji wyjątkowych. Przerwania definicja i przypadki. wyjątki, przerwania, I/O, struktury

ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Rodzaje sytuacji wyjątkowych. Przerwania definicja i przypadki. wyjątki, przerwania, I/O, struktury ARCHITETURA SYSTEMÓW OMPUTEROWYCH wyjątki, przerwania, I/O, struktury c Dr inż. Ignacy Pardyka UNIWERSYTET JANA OCHANOWSIEGO w ielcach 1 Rok akad. 2015/2016 1 Instytut Fizyki, Zakład Informatyki, e-mail:

Bardziej szczegółowo

Zarządzanie pamięcią w systemie operacyjnym

Zarządzanie pamięcią w systemie operacyjnym Zarządzanie pamięcią w systemie operacyjnym Cele: przydział zasobów pamięciowych wykonywanym programom, zapewnienie bezpieczeństwa wykonywanych procesów (ochrona pamięci), efektywne wykorzystanie dostępnej

Bardziej szczegółowo

architektura komputerów w. 8 Zarządzanie pamięcią

architektura komputerów w. 8 Zarządzanie pamięcią architektura komputerów w. 8 Zarządzanie pamięcią Zarządzanie pamięcią Jednostka centralna dysponuje zwykle duża mocą obliczeniową. Sprawne wykorzystanie możliwości jednostki przetwarzającej wymaga obecności

Bardziej szczegółowo

Wpływ architektury procesora na system operacyjny

Wpływ architektury procesora na system operacyjny Wpływarchitektury procesoranasystem operacyjny Prezentacjęprzygotowali: ŁukaszJagielski MaciejPazurkiewicz Wpływarchitekturyprocesoranasystemoperacyjny Podziałprocesorów Treśćprezentacji ogólnieoprocesorach

Bardziej szczegółowo

Temat: Pamięci. Programowalne struktury logiczne.

Temat: Pamięci. Programowalne struktury logiczne. Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w

Bardziej szczegółowo

Wstęp do informatyki. Maszyna RAM. Schemat logiczny komputera. Maszyna RAM. RAM: szczegóły. Realizacja algorytmu przez komputer

Wstęp do informatyki. Maszyna RAM. Schemat logiczny komputera. Maszyna RAM. RAM: szczegóły. Realizacja algorytmu przez komputer Realizacja algorytmu przez komputer Wstęp do informatyki Wykład UniwersytetWrocławski 0 Tydzień temu: opis algorytmu w języku zrozumiałym dla człowieka: schemat blokowy, pseudokod. Dziś: schemat logiczny

Bardziej szczegółowo

Pamięć wirtualna. Przygotował: Ryszard Kijaka. Wykład 4

Pamięć wirtualna. Przygotował: Ryszard Kijaka. Wykład 4 Pamięć wirtualna Przygotował: Ryszard Kijaka Wykład 4 Wstęp główny podział to: PM- do pamięci masowych należą wszelkiego rodzaju pamięci na nośnikach magnetycznych, takie jak dyski twarde i elastyczne,

Bardziej szczegółowo

Architektura Systemów Komputerowych. Paweł Pełczyński ppelczynski@swspiz.pl

Architektura Systemów Komputerowych. Paweł Pełczyński ppelczynski@swspiz.pl Architektura Systemów Komputerowych Paweł Pełczyński ppelczynski@swspiz.pl Program przedmiotu Struktura i zasada działania prostego systemu mikroprocesorowego Operacje wykonywane przez mikroprocesor i

Bardziej szczegółowo

Lista instrukcji procesora 8051 część 2 Skoki i wywołania podprogramów, operacje na stosie, operacje bitowe

Lista instrukcji procesora 8051 część 2 Skoki i wywołania podprogramów, operacje na stosie, operacje bitowe Lista instrukcji procesora 8051 część 2 Skoki i wywołania podprogramów, operacje na stosie, operacje bitowe Ryszard J. Barczyński, 2009 2013 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego

Bardziej szczegółowo

Systemy operacyjne. Zadania systemu operacyjnego. System komputerowy. Wprowadzenie. Dr inż. Ignacy Pardyka

Systemy operacyjne. Zadania systemu operacyjnego. System komputerowy. Wprowadzenie. Dr inż. Ignacy Pardyka Systemy operacyjne Zadania systemu operacyjnego Dr inż. Ignacy Pardyka Wykłady: 1. Wprowadzenie 2. Procesy i zarządzanie procesorem 3. Synchronizacja i zarządzanie zasobami 4. Zarządzanie pamięcią 5. Systemy

Bardziej szczegółowo

METODY ELIMINACJI STUDENTÓW INFORMATYKI. Czyli co student INF-EKA powinien wiedzieć o MESI...

METODY ELIMINACJI STUDENTÓW INFORMATYKI. Czyli co student INF-EKA powinien wiedzieć o MESI... METODY ELIMINACJI STUDENTÓW INFORMATYKI Czyli co student INF-EKA powinien wiedzieć o MESI... copyright Mahryanuss 2004 Data Cache Consistency Protocol Czyli po naszemu protokół zachowujący spójność danych

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Motywacja - memory wall Krzysztof Banaś, Obliczenia wysokiej wydajności. 2 Organizacja pamięci Organizacja pamięci:

Bardziej szczegółowo

Programowanie procesorów graficznych GPGPU

Programowanie procesorów graficznych GPGPU Programowanie procesorów graficznych GPGPU 1 GPGPU Historia: lata 80 te popularyzacja systemów i programów z graficznym interfejsem specjalistyczne układy do przetwarzania grafiki 2D lata 90 te standaryzacja

Bardziej szczegółowo

Sterowniki Programowalne (SP)

Sterowniki Programowalne (SP) Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i

Bardziej szczegółowo

BUDOWA I DZIAŁANIE MIKROPROCESORA

BUDOWA I DZIAŁANIE MIKROPROCESORA BUDOWA I DZIAŁANIE MIKROPROCESORA I. Budowa mikroprocesora 1. Schemat blokowy mikroprocesora 2. Jednostka arytmetyczno-logiczna 3. Rejestry a) Rejestry mikroprocesorów Zilog Z80 i Intel 8086 b) Typy rejestrów

Bardziej szczegółowo