Paweł Tomaszewicz, dr inŝ. tomaszewicz.zpt.tele.pw.edu.pl

Transkrypt

1 Paweł Tomaszewicz, dr inŝ. tomaszewicz.zpt.tele.pw.edu.pl Materiały do wykładu od: Mariusz Rawski, dr inŝ. 1

2 ... Rok 1847 George Boole "The Mathematical Analysis of ogic"..algebra sygnałów binarnych ( algebra boolowska) 2

3 Prawie 50 lat temu... Jack Kilby z Texas Instruments zbudował pierwszy układ scalony 3

4 obecnie UKŁA CYFROWY 4

5 Struktury scalone 5

6 SP w teleinformatyce Telefonia komórkowa Usługi szerokopasmowe (wideo na Ŝądanie, wideokonferencje, szybki dostęp do Internetu, e-commers, e-banking, podpis elektroniczny, telepraca, telenauczanie) Kompresja obrazów Kompresja sygnałów audio i mowy ludzkiej Rozpoznawanie mowy Kryptografia UKŁA CYFROWY 6

7 ... Rozwój technologii ASIC P układy programowane przez uŝytkownika (P) układy projektowane przez uŝytkownika (semi-custom) układy zamawiane przez uŝytkownika (full-custom) 7

8 Jak było do niedawna? o niedawna uŝytkownik mógł wykorzystać: układy SSI (Small-Scale Integrated) lub MSI (Medium-Scale Integrated) do implementacji względnie małego układu logicznego za pomocą wielu układów scalonych albo VSI (Very arge-scale Integrated) do implementacji bardziej złoŝonych systemów jedną z technologii full-custom lub semicustom do realizacji wyspecjalizowanych układów układy projektowane przez uŝytkownika (semi-custom) układy zamawiane przez uŝytkownika (full-custom) ASIC 8

9 Jak było do niedawna? c.d. y = x 1 x 2 x 3 + x 1 x 3 + x 2 x 3 9

10 Co moŝna dziś? (lata 80) y = x 1 x 2 x 3 + x 1 x 3 + x 2 x 3 x 1 x 2 x 3 C B A MATRYCA OR (PROGRAMOWANA) MATRYCA AN (PROGRAMOWANA) y Q 3 Q 2 Q 1 Q 0 10

11 Co moŝna dziś? c.d. Obecnie dostępna jest inna moŝliwości tworzenia systemów cyfrowych UKŁAY PROGRAMOWANE Układy posiadające moŝliwość reprogramowania i rekonfiguracji. Osiągają pojemność pozwalającą realizować w jednym układzie systemy o złoŝoności setek tysięcy bramek Fabryka na biurku FP P układy programowane przez uŝytkownika (P) 11

12 Co moŝna dziś? c.d. (lata 90) 12

13 Synteza strukturalna (najprostsze ujęcie) icznik Rejestr B l o k i F u n k c j o n a l l n e Najpierw składamy układ z bloków funkcjonalnych Odwzorowanie technologiczne 13

14 Komputerowe projektowanie SP ECYFIKACJA FUNKCJONANA () SIEĆ OGICZNA SYNTEZA FUNKCJONANA O PTYMAIZACJA OGICZNA OPIS RT OWZOROWANIE TECNOOGICZNE BIBIOTEKA KOMÓREK TRANSACJE SP ECYFIKACJI SYNTEZA FIZYCZ NA 14

15 projektowanie jest proste Język opisu sprzętu Ograniczenia projektowe Synteza automatyczna FEX 15

16 Systemy CA Specyfikacja Synteza funkcjonalna Niestety tradycyjne procedury syntezy nie są w stanie sensownie przetworzyć milionów bramek w zamierzenia konstruktora Synteza logiczna Odwzorowanie technologiczne FPGA 16

17 Nowoczesna synteza logiczna 1984 (Espresso) Synteza dwupoziomowa Synteza wielopoziomowa Synteza matryc PA 1990 Minimalizacja symboliczna ekompozycja funkcjonalna 1995? 17

18 Problem w tym, Ŝe najnowsze procedury syntezy logicznej nie są jeszcze wbudowane do komercyjnych systemów projektowania układów cyfrowych 18

19 Systemy komercyjne i uniwersyteckie Komercyjne systemy projektowania nie nadąŝają za rozwojem technologii. latego powstają Uniwersyteckie Systemy Syntezy ogicznej: niewygodne do bezpośredniego projektowania, ale generują wyniki niekiedy 10-krotnie lepsze I to jest główną przyczyną tego, Ŝe wykład ten wbrew obiegowej opinii ma ogromne znaczenie dla praktyki projektowania układów cyfrowych 19

20 Eksperyment z algorytmem ES W eksperymencie tym porównamy wyniki syntezy uzyskiwane w komercyjnym systemie projektowania układów cyfrowych (MAX+PUSII) z wynikami uzyskanymi przy wspomaganiu tego systemu nie stosowanymi jeszcze w systemach komercyjnych procedurami dekompozycji funkcjonalnej. Jakie będą efekty?? 20

21 Jakość projektu... Komórka logiczna We/wy Kanały połączeniowe... określa liczba zajętych komórek, takŝe maks. częstotliwość 21

22 Schemat blokowy rundy algorytmu ES Runda R E S 1 S 2 S 3 K S 4 S 5 P S 6 S 7 S 8 22

23 Operacja podstawienia w ES 23

24 Wyniki syntezy S-Boxów MAX+Plus II iczba komórek log. Max. opóźnienie [ns] S 1 S 2 S 3 S 4 S 5 S 6 S 7 S ,1 31,6 33,5 34,0 28,4 30,4 34,3 31,4 MAX+Plus II + EMAIN S 1 S 2 S 3 S 4 S 5 S 6 S 7 S 8 iczba komórek log Max. opóźnienie [ns] 19,5 17,2 16,7 19,0 19,0 19,4 17,7 17,6 Ponad 3 krotna redukcja komórek logicznych

25 Znaczenie praktyczne... Ciekawe jak to wpływa na realizację całego projektu 25

26 Implementacja algorytmu ES Altera 709 komórek logicznych P = 28,8 Mz / 16 x 64 bits = 115 Mbit/s Altera + EMAIN Altera + EMAIN 296 komórek logicznych P = 51,5 Mz / 16 x 64 bits = 206 Mbit/s 26

27 Podział układów cyfrowych Układy cyfrowe ogika standardowa Układy programowa lne ASIC Full C ustom TT 74XX P Gate Arrays Proce sory CMOS 4XXX FPGA CP Standar d Cell RAM Układy programowalne Standard Cell Full Custom 27

28 Mechanizmy programowania Istnieją trzy główne techniki umoŝliwiające realizację programowalnych połączeń układów FP: SRAM, EPROM, Antifuse. tranzystor EPROM Cechy tych programowalnych przełączników, takie jak rozmiar, ulotność, technologia wytwarzania, opór przewodzenia i pojemność określają większość cech architektur FP 28

29 Mechanizmy programowania cd Technologia 1.2 µm CMOS Ulotność Reprogram owalność Rozmiar Oporność [Ω] Pojemność [ff] odatkowe etapy procesu wytwarzania SRAM w systemie duŝy K Antifuse bezpiecznik mała tranzystor programowalny duŝa ok. 1.1 lub 5 3 EPROM mały 2 4 K EEPROM w systemie 2 EPROM 2 4 K > 5 29

30 Struktury programowalne Struktura układów MAX I/O Control Block MAKROKOMÓRKI AB AB AB AB I/O Control Block AB AB AB AB AB AB AB AB I/O Control Block AB AB AB AB I/O Control Block PIA 30

31 Struktury programowalne c.d. ogic Array Block I/O OUTPUT ENABE SYSTEM COCK PRESET P Q ARRAY COCK CEAR C TO I/O CONTR O BOCK From From Expander I/O and inputs PIA Product Macrocell Terms Feedback AN Array 8 8 macro cell macro cell 8 P macro cell 31

32 Struktury programowalne c.d. I/O Element (IOE) IOE Struktura układów FEX IOE IOE IOE IOE IOE IOE Fast Track Interconnect IOE IOE IOE IOE Embedded Array Block ogic Element (E) IOE Cascade Out IOE Embedded Array Block IOE IOE IOE IOE IOE IOE ogic Array IOE ogic Array Block (AB) ATA1 ATA2 ATA3 ATA4 Cascade In Carry IN Preset Clear Clock ook-up Table (UT) Carry Chain Cascade Chain PR CR Q Programmable Register E Out Carry Out 32

33 Cechy układów FP Szybkość działania działania ponad 200 Mz, znacznie więcej niŝ SSI i MSI lecz mniej niŝ w układach specjalizowanych. Powód: programowalność programowalne połączenia wprowadzają dodatkową rezystancję zaś punkty programowalne dodatkową pojemność. Pomimo tych niedogodności szybkość układów jest wystarczająca dla większości zastosowań. Wprowadza się ponadto specyficzne mechanizmy niwelujące te mankamenty w sytuacjach wymagających duŝych szybkości 33

34 Pojemność Cechy układów FP c.d. Pojemność nawet ok. 1 mln bramek w jednym układzie, znacznie więcej niŝ SSI i MSI lecz mniej niŝ w układach specjalizowanych. Powód: programowalność mechanizmy zapewniające programowalność wprowadzają pewną nadmiarową logikę, która nie moŝe być wykorzystana przez uŝytkownika. JednakŜe duŝa część powierzchni krzemu nawet w układach ASIC nie moŝe być wykorzystana z powodu konieczności zapewnienia powierzchni połączeniowych z końcówkami układu scalonego. Wykorzystanie tej traconej powierzchni dla zaimplementowania mechanizmów programowalności moŝe sprawić, Ŝe nadmiar ten będzie mniejszy. 34

35 Cechy układów FP c.d. Czas realizacji projektu kilka dni lub tygodni w porównaniu do kilku tygodni a zazwyczaj miesięcy dla układów ASIC. Powód: programowalność czas projektowania systemu z wykorzystaniem układów FP ogranicza się w zasadzie do opracowania projektu z wykorzystaniem odpowiednich systemów CA do projektowania na wysokim poziomie abstrakcji, które to systemy dostępne są praktycznie dla kaŝdego. Na czas realizacji projektu składa się więc jedynie czas potrzebny na prototypowanie i symulacje podczas, gdy inne fazy, w tym bardzo czasochłonna faza generacji testów, przygotowania maski, produkcji struktury krzemowej, pakowania i testowania są pomijane. 35

36 Cechy układów FP c.d. Czas prototypowania i symulacji podczas, gdy proces wytwarzania układów ASIC trwa tygodnie a nawet miesiące od momentu ukończenia projektu do momentu dostarczenia gotowego produktu, w przypadku układów FP wymaga to jedynie czasu na opracowanie projektu. Powód: programowalność modyfikacje mogą być łatwo wprowadzane w trakcie procesu projektowania znacznie skracając tzw. czas time-to-market. Układy FP zapewniają niskie koszty prototypowania, zaś układy ASIC zapewniają niski koszt masowej produkcji. To sprawia, Ŝe często proces prototypowania wykonuje się w układach FP zaś dla duŝych serii przenosi się projekt na platformę ASIC. 36

37 Cechy układów FP c.d. Czas wytwarzania wszystkie układy scalone muszą być poddane procesowi testowania; proces ten jest inny dla kaŝdego projektu układu scalonego; w przypadku układów FP program testowy dla jednego układu scalonego jest taki sam dla wszystkich projektantów i uŝytkowników wykorzystujących ten układ. Powód: powtarzalność struktury raz opracowany test dla danego rodzaju układu FP moŝe być stosowany dla wszystkich układów danej rodziny. UŜytkownik nie musi tworzyć testu dla kaŝdego specyficznego projektu, poniewaŝ testy opracowane przez producenta układów zapewniają poprawne realizację kaŝdego projektu uŝytkownika. Raz zweryfikowany układ moŝe być produkowany w dowolnej ilości jako przetestowany układ. 37

38 Cechy układów FP c.d. Łatwość modyfikacji zamiast dopasowywać układ poprzez proces fabrykacji w przypadku układów FP moŝna to zrobić poprzez elektryczne modyfikacje. Powód: programowalność funkcja układu moŝe być zmieniana poprzez zmianę programu konfigurującego. Przeprogramowanie układu FP wymaga zaledwie milisekund. Proces ten moŝe być czasami przeprowadzony nawet bez wyjmowania układu z systemu (programowanie w systemie). W przypadku układów ASIC kaŝda zmiana wymaga przeprowadzenia na nowo całego procesu fabrykacji. 38

39 Cechy układów FP c.d. Niskie ryzyko podobnie jak w przypadku układów SSI i MSI projektant ponosi małe ryzyko związane z procesem projektowania. Powód: programowalność ten sam układ moŝe być wielokrotnie wykorzystywany do realizacji róŝnych funkcji i być uŝyty w róŝnych projektach. W przypadku układów FP jest inaczej niŝ przy wykorzystaniu układów ASIC, których funkcjonalność jest na stałe ustalona. To sprawia, Ŝe decyzje o wielkości serii układów ASIC muszą być przemyślane juŝ przed datą udostępnienia układów. 39

40 Koszt Cechy układów FP c.d. Koszt układy FP najlepiej wykorzystać do celów prototypowania i małych serii zaś dla duŝych serii najlepiej wykorzystać układy ASIC. Powód: programowalność niŝszy koszt związany z tworzeniem projektu i modyfikacjami, jednakŝe większa powierzchnia krzemu i mniejsza pojemność zwiększają koszty wytwarzania. Technologia FP jest opłacalne przy seriach nie większy niŝ kilka czy kilkanaście tysięcy układów. la serii większych naleŝy wykorzystywać układy ASIC. 40

41 Układy FP vs. ASIC Pojemność, Szybkość, ZłoŜoność, Koszt P CP FPGA ASIC Full Custom Koszt projektu, Czas implementacji projektu 41

42 Obszary zastosowań układów FP ogika scalająca ( (glue logic) Szczególnie w początkowym okresie wykorzystywane do zastępowania logiki scalającej składającej się z wielu modułów, takich jak: dekodery, rejestry, automaty FSM. Standardowy mikrop roceso r Adres ekod ery adresu Interfejs pamięci Interfejs wyś wietlacza Typowym przykładem są interfejsy dla mikroprocesorów i mikrokontrolerów umoŝliwiające współpracę z innymi podsystemami takimi, jak pamięci czy układy peryferyjne. up ane Sterowanie Multipleksery Rejestry FP UART A/ i /A kontroler 42

43 Obszary zastosowań cd. Akceleratory sprzętowe la wielu zastosowań układy FP pozwalają na osiągnięcie wydajności znacznie przewyŝszającej tą oferowaną przez mikroprocesory tradycyjne lub sygnałowe. Jest to moŝliwe szczególnie wtedy, gdy istnieje szansa zastosowania obliczeń równoległych. Akceleratory wykorzystuje się w przetwarzaniu: grafiki, dźwięku, Adres sekwencji wideo. Moduł kontroli Pemięć Standardow y dostępu do danych Zalety FP: mikroprocesor ane Koprocesor pamięci obrazu graficzny realizacja róŝnych funkcji up Generator Pemięć wy ników Sterowanie adresów w tym samym sprzęcie, FP łatwość modernizacji, łatwość rozbudowy o nowe funkcje 43

44 Obszary zastosowań cd. Niestandardowe systemy przetwarzania danych Często złoŝone systemy i algorytmy mogą być przedstawione z wykorzystaniem koncepcji przepływu danych (dataflow) i zrealizowane jako ścieŝka przetwarzania danych kontrolowana Wejścia własnym układem sterującym. Obszary zastosowań: przetwarzanie sygnałów cyfrowych i obrazu, sieci neuronowe, inne obliczeniowo skomplikowane algorytmy. Zalety FP: opłacalne w przypadku małych serii, łatwość opisu w języku. Układ ste rowania FP ŚcieŜka danych Wyjścia 44

45 Obszary zastosowań cd. Wirtualny sprzęt zięki rekonfigurowalności zasoby sprzętowe na Ŝądanie uŝytkownika mogą wykonywać róŝne zadania. Postrzega on wtedy zasoby jako większe niŝ są one w rzeczywistości. aplikacja główna + sprzęt rekonfigurowalny róŝne konfiguracje zasobów przechowywane w pamięci konfiguracji, ładownie konfiguracji potrzebnej w danej chwili, Pamięć konfiguracji Konfiguracja 1 Konfiguracja 2 System zar ządzający Konfiguracja 3 (aktywna) Konfiguracja 4 Konfiguracja 5 FP 45

46 Obszary zastosowań cd. Obliczenia rekonfigurowalne Systemy realizujące jądra procesorów opracowane przez uŝytkownika, których zestaw instrukcji i architektura jądra moŝe być modyfikowana w zaleŝności od potrzeb uruchamianego oprogramowania. Zestaw i nstru kcji wykonyw anych z wykorzystaniem jądra proceso ra int main (){ flat flag; prinf(); fft(flag);... } FP Procesor z modułem steru jącym i zestawem instrukcji podstawowych wymagana dynamiczna rekonfigurowalność nie konkurują z wydajnością procesorów dedykowanych, ale udostępniają platformę z optymalnym podziałem funkcji między sprzęt i oprogramowanie Zalety: połączenie elastyczności oprogramowania z wydajnością sprzętu dodatkowe moduły funkcjonalne połoŝone blisko jądra procesora szybka komunikacja kosynteza sprzętowo/programowa 46

47 Projektowanie z wykorzystaniem FP Układy FP udostępniają zasoby składające się z identycznych komórek logicznych (logic cells) i mechanizmy łączenia ich ze sobą. Wielkość dostępnych zasobów i złoŝoność projektów realizowanych w układach wymagają narzędzi umoŝliwiających translację funkcji zadanych przez uŝytkownika w sieć zbudowaną z komórek logicznych i programowalnych połączeń formującą docelowy projekt. Oprogramowanie umoŝliwia automatyczną translację projekt dla róŝnych architektur FP. Systemy projektowe integrują róŝne etapy projektowania w jednolite środowisko projektowe. 47

48 Projektowanie z wykorzystaniem FP cd. Systemy umoŝliwiają projektowanie na wysokim poziomie abstrakcji, ale jednocześnie umoŝliwiają projektantowi analizowanie fizycznego rozmieszczenia projektu w układzie FP a nawet zmianę szczegółów projektu na najniŝszym bramkowym poziomie abstrakcji. System projektowania umoŝliwia: opis projektu, translację opisu w celu realizacji projektu, weryfikację projektu, programowanie układu, powtórne wykorzystanie projektów (reusability) 48

49 Etapy procesu projektowania 49

50 Etapy procesu projektowania cd. Opis projektu Koncepcja systemu cyfroweg o Opis projektu: - schemat - opis Implementacja: - transformacja opisu - synteza logiczna - partitioning/fitting - ruting - plik programujący Symulacja funkcjonalna - weryfik acja pop rawności - ewentualne oszacowanie paramertów czasowych Symulacja czasowa - parametry czas owe po etapie rozlokaowania logiki w układzie Projekt układu moŝe być podany w formie schematu graficznego lub w postaci pliku tekstowego zawierającego zapis w jednym z języków opisu sprzętu. Wśród projektantów występuje spór o to, która z metod jest lepsza. Programowanie układu FEX Weryfikacj a w systemie - analiza współpracy z innymi elementami sprzetowy mi I oprogramowaniem Weryfikacj a projektu Jakie moŝliwości ma projektant: modelowanie układu zarówno na poziomie strukturalnym (sprzętowym) jak i behawioralnym (funkcjonalnym), megafunkcje, repliki układów cyfrowych (np. serii 74XX), produkty wirtualne, jako uniwersalne i sparametryzowane bloki konstrukcyjne do tworzenia złoŝonych systemów. 50

51 Etapy procesu projektowania cd. Implementacja projektu Koncepcja systemu cyfroweg o Opis projektu: - schemat - opis Implementacja: - transformacja opisu - synteza logiczna - partitioning/fitting - ruting - plik programujący Symulacja funkcjonalna - weryfik acja pop rawności - ewentualne oszacowanie paramertów czasowych Symulacja czasowa - parametry czas owe po etapie rozlokaowania logiki w układzie Etap obejmuje: Programowanie układu translacje opisu wysokopoziomowego (np. ) na opis niskiego poziomu (np. równania boolowskie) umoŝliwia dalsze przetwarzanie projektu przez narzędzia optymalizujące, synteza logiczna optymalizacja projektu pod względem zajętości zasobów, szybkości systemu, poboru mocy, itd., odwzorowanie technologiczne realizacja zoptymalizowanych równań przy wykorzystaniu dostępnych bloków budulcowych, partitioning ewentualny podział projektu na części, fitting znalezienie najlepszego rozmieszczenia bloków budulcowych z uwzględnieniem dostępnych zasobów, generacja pliku programującego. FEX Weryfikacj a w systemie - analiza współpracy z innymi elementami sprzetowy mi I oprogramowaniem Weryfikacj a projektu 51

52 Etapy procesu projektowania cd. Weryfikacja projektu Koncepcja systemu cyfroweg o Opis projektu: - schemat - opis Implementacja: - transformacja opisu - synteza logiczna - partitioning/fitting - ruting - plik programujący Symulacja funkcjonalna - weryfik acja pop rawności - ewentualne oszacowanie paramertów czasowych Symulacja czasowa - parametry czas owe po etapie rozlokaowania logiki w układzie Weryfikacja projektu odbywa się na róŝnych etapach przetwarzania projektu. Programowanie układu symulacja funkcjonalna zweryfikowanie poprawności logicznej projektu, przeprowadzana przed etapem podziału (partitioning) i rozmieszczenia (fitting) symulacja czasowa po etapie podziału i rozmieszczenia system uzupełnia informacje o projekcie o dane na temat zaleŝności czasowych, co umoŝliwia dokładne przeanalizowanie projektu pod względem niepoŝądanych efektów związanych z opóźnieniami wprowadzanymi przez rzeczywiste struktury cyfrowe, weryfikacja w systemie umoŝliwia przetestowanie układu w warunkach w jakich będzie on rzeczywiście pracował. FEX Weryfikacj a w systemie - analiza współpracy z innymi elementami sprzetowy mi I oprogramowaniem Weryfikacj a projektu 52

53 Etapy procesu projektowania cd. Programowanie układu Koncepcja systemu cyfroweg o Opis projektu: - schemat - opis Implementacja: - transformacja opisu - synteza logiczna - partitioning/fitting - ruting - plik programujący Symulacja funkcjonalna - weryfik acja pop rawności - ewentualne oszacowanie paramertów czasowych Symulacja czasowa - parametry czas owe po etapie rozlokaowania logiki w układzie Po stworzeniu pliku programującego układ jest konfigurowany i natychmiast gotowy do pracy. Programowanie układu Większość technologii programowalnych wymaga odpowiedniego urządzenia programującego. Układy programowane w systemie nie muszą wykorzystywać fizycznego urządzenia programującego a wymagają jedynie pewnych inteligentnych mechanizmów umoŝliwiający załadowanie konfiguracji do układu bez konieczności wyjmowania go z systemu, a nawet bez konieczności wyłączania systemu. Tego typu konfiguracja moŝliwa jest przy wykorzystaniu mikroprocesora, mikrokontrolera, czy złącza JTAG. FEX Weryfikacj a w systemie - analiza współpracy z innymi elementami sprzetowy mi I oprogramowaniem Weryfikacj a projektu 53

54 Technika produktów wirtualnych Układy reprogramowalne oraz języki opisu sprzętu stały się postawą koncepcji produktu wirtualnego - systemu, funkcji lub układu, który nie istnieje w rzeczywistości materialnej, ale potencjalnie moŝe być zrealizowany w kaŝdej chwili. Rynek własności intelektualnej IP (Intellectual Property) zawartej w układach zaprojektowanych i oferowanych do sprzedaŝy w postaci kodów źródłowych języków. 54

55 Firmy i stowarzyszenia projektujące wirtualne układy dla urządzeń reprogramowalnych - ATERA MEGAFUNCTION PARTNERS PROGRAM - XIINX AIANCE CORE - COMMON ICENSE CONSORTIUM - IP CATAYST PROGRAM - EXEMPAR OGIC-VENOR INCENTIVE PROGRAM (VIP) - & R ESIGN-REUSE. - TIAB - insiicon CORPORATION - SIBER CORE TECNOOGIES - IGITA COMMUNICATION TECNOOGIES - ARC CORES - VIRTUA IP GROUP INC. - IP SEMICONUCTORS - ACATE TECNOOGY ICENSING W Polsce: - Evatronix 55

56 Oferta IP dla potrzeb SP igital Signal Processing Building Blocks Correlators emodulation SP Processors SP ProtoType & evelopment ardware Products Filters Modulation Transforms Trig Functions Math Functions Accumulators Adders & Subtracters Arithmetic & ogic Unit Comparators Complementers ividers & Reciprocal Functions Format Conversions Integrator Multipliers Square Root 56

57 57

58 58

59 59

60 Wyzwania i szanse Realizacje róŝnych układów np. kryptograficznych, SP, w strukturach P/FPGA (jako produkty własności intelektualnej), z zastosowaniem nowoczesnych metod syntezy logicznej, a w szczególności Uniwersyteckich Systemów Syntezy ogicznej, to - ze względu na dynamikę rozwoju technologii mikroelektronicznych i metod komputerowej syntezy - szanse przede wszystkim dla aktualnie studiujących! 60

61 Struktury FPGA znalazły szczególne zastosowanie w układach cyfrowego przetwarzania sygnałów Zastosowania... od multimediów... do medycyny 61

62 Systemy CA do projektowania układów programowalnych 62

63 63

64 64