LORTORIUM PODSTWY ELEKTRONIKI UKŁDY KOMINCYJNE (RMKI: ND, OR, NND, NOR, NOT)
Cel ćwiczenia Zapoznanie się z budową i zasadą działania podstawowych funktorów (bramek) układów kombinacyjnych, jak równieŝ z metodami opisu układów kombinacyjnych. Program tego ćwiczenia ma zostać zrealizowany na praktycznym zestawieniu układów kombinacyjnych przy uŝyciu bramek. Przebieg ćwiczenia. Zapoznanie się z zasadą działania podstawowych bramek występujących na danym stanowisku laboratoryjnym 2. Przeprowadzić analizę stanów wyjściowych dla kaŝdej bramki 3. Zminimalizować funkcję logiczną podaną (przez prowadzącego zajęcia) w postaci sumy kanonicznej za pomocą Tablicy Karnaugha i zrealizować tę funkcję na bramkach 4. Wyniki ćwiczenia umieścić w sprawozdaniu 2
. Wstęp teoretyczny. Podstawowa bramka TTL serii standardowej 74xx. Podstawową i powszechnie stosowaną bramką jest bramka NND poniewaŝ stanowi ona system funkcjonalnie pełen, czyli jest bramką, która pozwala zrealizować dowolną funkcję logiczną. Układ wejściowy takiej bramki stanowi tranzystor wieloemiterowy składający się z tylu tranzystorów o połączonych bazach oraz kolektorach, ile wynosi liczba wejść. W wersji scalonej takiego układu odpowiednie obszary baz i kolektorów są takŝe połączone, co stanowi w efekcie strukturę określaną mianem tranzystora wieloemiterowego. Układ 7400 zawiera w swej obudowie cztery dwuwejściowe bramki NND. Jest to układ 4 nóŝkowy. 4 7493 GND Schemat ideowy bramki NND przedstawia poniŝszy rysunek. R 4k R2 k8 R4 30R T3 T R3 k7 T2 T4 D F 3
Stopień wejściowy bramki stanowi tranzystor wieloemiterowy T. Tranzystor T2 jest podstawowym elementem wzmacniacza pośredniczącego (inwertera), a tranzystory T3 i T4 stopnia wyjściowego (tzw. wzmacniacza przeciwsobnego). Do wejść bramki są dołączone diody, które tłumią oscylacje powstałe w liniach łączących bramki w czasie ich przełączania i zapobiegają powstawaniu ujemnych napięć o wartości większej niŝ 0,7 V. Wszystkie tranzystory ( poza tranzystorem T3) w tym układzie w stanach ustalonych, czyli przy niezmieniających się sygnałach wejściowych i wyjściowych o wartościach zawartych w dopuszczalnych przedziałach pracują w charakterze kluczy tranzystorowych ( znajdują się naprzemiennie w stanach nasycenia bądź zatkania). naliza bramki TTL NND przełączanej do stanu wysokiego. Przy napięciu wejściowym, (co najmniej jednym) o wartości odpowiadającej poziomowi niskiemu L z wejścia bramki wypływa prąd o wartości typowej m. Prąd ten wpływa do elementu, z którego jest sterowana analizowana bramka. Tranzystor T znajduje się w stanie nasycenia. Na bazie tranzystora T2 występuje napięcie wejściowe powiększone o napięcie nasycenia (0,2 V) nasyconego tranzystora T. Napięcie to jest wystarczające, aby wprowadzić tranzystor T2 w stan pracy aktywnej, ale jednocześnie zbyt małe, aby uaktywnić takŝe tranzystor T4, do czego potrzeba większego napięcia. Praca aktywna T2 sprawia, Ŝe napięcie kolektora T2 równe napięciu bazy T3 maleje, co zmniejsza wysterowanie tranzystora T3, a w konsekwencji prowadzi do obniŝenia napięcia wyjściowego. Jednak napięcie wyjściowe jest nadal na tyle wysokie, Ŝe bramka znajduje się w stanie H. Dla typowych napięć poziomu L napięcie bazy tranzystora T3 jest wysokie (zbliŝone do = 5 V), co zapewnia dobre wysterowanie tranzystora T3 w kierunku przewodzenia. Tranzystor T3 jest w stanie przewodzenia i na wyjściu ustala się napięcie, którego typowa wartość wynosi 3,6 V. = 5 V R 4k R2 k8 R4 30R T3 T T2 D R3 k7 T4 4
naliza bramki TTL NND przełączanej do stanu niskiego. Przy napięciach wejściowych obu wejść o wartości odpowiadającej poziomowi wysokiemu H do kaŝdego wejścia bramki wpływa prąd o wartości 40µ. Jest to prąd kolektora tranzystora T pracującego w połączeniu inwersyjnym. Złącze baza-emiter tranzystora T jest spolaryzowane zaporowo, a złącze baza-kolektor w kierunku przewodzenia. Prąd kolektora tranzystora T ma niewielką wartość. Prąd złącza C tranzystora T plus prądy wejściowe stanowi prąd wpływający do bazy tranzystora T2, który dzięki temu znajduje się w stanie nasycenia. Cześć prądu emiterowego tranzystora T2 wpływa do bazy tranzystora T4, nasycając go. Napięcie występujące na bazie T3 jest za małe, aby wysterować tranzystor T3, który znajduje się wobec tego w stanie zatkania. Stan odcięcia tranzystora T3 uzyskujemy dzięki diodzie D. Konsekwencją umieszczenia diody D jest po prostu konieczność spolaryzowania w kierunku przewodzenia dwóch, a nie jednego złącza w celu wprowadzenia tranzystora T3 w stan aktywny. Napięcie jest zbyt małe, aby spolaryzować te dwa złącza w kierunku przewodzenia. Na wyjściu bramki ustala się wiec stan niski L o typowej wartości napięcia 0,4 V. ramka NOR. Schemat ideowy bramki NOR układu 7402 przedstawiono poniŝej. 30R 4k k6 4k T3 T T5 T6 T2 D F D2 k D3 5
Układ 7402 4 7493 GND Wejścia bramki stanowią dwa tranzystory jednoemiterowe T i T2, które sterują równolegle połączonymi tranzystorami T5 i T6. JeŜeli na dowolne z wejść ( lub ) doprowadzimy poziom wysoki, wówczas jeden z tranzystorów T5 lub T6 przewodzi, wprowadzając tranzystor T4 w stan przewodzenia, co odpowiada stanowi niskiemu na wyjściu. JeŜeli obydwa wejścia są w stanie niskim, to tranzystory T i T2 przewodzą, co powoduje, Ŝe są zatkane tranzystory T5 i T6 oraz tranzystor T4 i wyjście jest w stanie wysokim. Pozostałe bramki (ND, OR i NOT). ramka ND ma identyczne obwody jak w bramce NND. Schemat elektryczny bramki ND róŝni się jedynie od schematu bramki NND obecnością stopnia negującego wykonanego na osobnym tranzystorze i umieszczonego przed wzmacniaczem wyjściowym. Sam układ wyjściowy w obu bramkach jest identyczny. Podobnie jak w przypadku poprzednim wykonana jest bramka OR. wiec jest ona zbudowana na bazie funktora NOR, poprzez wprowadzenie stopnia negującego. Negator NOT w technice scalonej wykonuje się poprzez zwarcie wszystkich wejść bramki NND. Wówczas sygnał wyjściowy jest zanegowanym sygnałem wejściowym. W funkcji negatora moŝna teŝ uŝyć tranzystora pracującego jako inwerter (odwracającego fazę sygnału wejściowego o 80 stopni elektrycznych). Minimalizacja formuły funkcji metodą tablic Karnaugha. udując układy cyfrowe z bramek na etapie projektowym spotykamy się często z problemem złoŝoności pod względem liczby bramek i liczby połączeń. Na ogół układ o najmniejszej liczbie elementów jest tańszy i bardziej niezawodny. ardzo waŝnym wiec etapem syntezy układu logicznego jest poszukiwanie postaci funkcji logicznej opisującej działanie układu o moŝliwie najmniejszej ilości zmiennych. Proces poszukiwania takiej postaci nazywa się minimalizacją formuły funkcji. Szczególnie prostą i szybką w stosowaniu jest metoda minimalizacji funkcji za pomocą tablic Karnaugha, gdy liczba zmiennych minimalizowanych nie przekracza 4. Tablicą Karnaugha nazywamy tablicę, w której wiersze i kolumny będą opisane w kodzie Graya. Taka cecha tablicy Karnaugha umoŝliwia tzw. sklejanie ze sobą nadmiernych zmiennych. 6
Tworzenie kodu Graya, którym opisuje się tablicę Karnaugha przedstawiają poniŝsze przykłady. Kod -bitowy. 0 Odbicie symetryczne 0 0 Kod 2-bitowy. 0 0 0 0 Odbicie symetryczne 0 0 0 0 0 0 0 0 Kod 3-bitowy. C 0 0 0 0 0 0 0 0 0 0 0 0 Przykłady tablic dla odpowiedniej liczby zmiennych przedstawiają poniŝsze rysunki. KaŜde pole tablicy odpowiada jednej kombinacji wartości zmiennych wejściowych. Dlatego dogodną postacią zapisu funkcji do utworzenia odpowiadającej jej tablicy Karnaugha jest tablica wartości funkcji. 0 0 C 0 00 0 0 DC 00 0 0 00 0 0 7
Proces minimalizacji za pomocą tablic składa się z trzech etapów. Etap pierwszy polega na przygotowaniu tablicy dla danej liczby zmiennych i wpisaniu w jej pola wartości funkcji. Następnie naleŝy narysować obwiednie (połączyć w grupy skleić) moŝliwie największych obszarów, które obejmują wyłącznie jedynki (dla postaci alternatywnej sumy), albo wyłącznie zera (dla postaci koniunkcyjnej) sąsiadujące ze sobą. JeŜeli w dwóch sąsiednich polach wypełnionej tablicy znajdują się jednakowe symbole ( 0 lub ), to odpowiadające tym jedynkom (zerom) pełne iloczyny (pełne sumy) moŝna skleić co odpowiada usunięciu litery, która w ramach sklejanej grupy zmienia swą wartość. Gdy zakreślane pola zawierają jedynki, wówczas zamiast odpowiadającego im wyraŝenia x + x moŝna przyjąć. Natomiast, gdy zawierają zera, wówczas zamiast ( + x) ( + x) moŝna przyjąć. Wzięcie grupy jedynek lub zer złoŝonej z czterech pól elementarnych usuwa kolejną literę z jej opisu. W stosunku do pełnego iloczynu (pełnej sumy) opis takiej czwórki będzie zawierał o dwie litery mniej. Generalnie, kaŝde zwiększenie zakreślanej grupy zmniejsza opis tej grupy o jedna literę. Przykłady sklejeń w tablicach czterech zmiennych. DC 00 0 0 00 0 0 DC 00 0 0 00 0 0 C C+ + DC 00 0 0 00 0 0 DC D+C D D+ Zakreślenia naleŝy dokonywać zgodnie z następującymi zasadami: - liczba pól elementarnych łączonych ze sobą musi być potęgą liczby 2. - łączone pola muszą być polami sąsiadującymi ze sobą. - połączone pola muszą mieć kształt symetryczny względem swych osi. (kwadraty lub prostokąty). Jeśli w tablicy występują miejsca, gdzie funkcja nie jest w pełni określona to pola elementarne zawierające takie miejsca moŝna łączyć z jedynkami albo zerami. Takie dołączenie pozwala zazwyczaj zakreślić większą grupę. NaleŜy pamiętać, Ŝe przeciwległe krawędzie tablicy moŝna uwaŝać za jedną linię oddzielającą sąsiadujące ze sobą pola. Trzeci etap procesu minimalizacji zawierać będzie następujące kroki: 8
- wybór do zakreślania zer lub jedynek. Decyzja uzaleŝniona jest od posiadanych elementów. JeŜeli elementy nie wprowadzają ograniczeń, to naleŝy łączyć w grupy te symbole, które dają prostsze rozwiązanie. - zakreślenie wybranego rodzaju symboli w moŝliwie największe grupy, przy minimalnej liczbie tych grup - wyodrębnione w tablicy grupy opisuje się funkcją w postaci normalnej, redukując wyraŝenia o sklejone grupy. Przykład. C 00 0 0 0 F(C,,) = C+.2 Układy badane. ramka ND Symbol Wyznaczona tablica prawdy Q 0 0 0 0 0 0 0 Otrzymane przebiegi sygnałów wejściowych i wyjściowych. * Układ scalony 7408. 4 7493 GND 9
ramka NND Symbol Wyznaczona tablica prawdy Q 0 0 0 0 0 Otrzymane przebiegi sygnałów wejściowych i wyjściowych. * Układ scalony 7400. 4 7493 GND 0
ramka NOR Symbol + Wyznaczona tablica prawdy Q 0 0 0 0 0 0 0 Otrzymane przebiegi sygnałów wejściowych i wyjściowych. + Układ scalony 7402. 4 7493 ramka OR. GND Symbol + Wyznaczona tablica prawdy Q 0 0 0 0 0 Otrzymane przebiegi sygnałów wejściowych i wyjściowych. +
ramka została zbudowana z bramki NOR (7402) oraz inwertera NOT (7404) Inwerter NOT Wyznaczona tablica prawdy Symbol Q 0 0 Otrzymane przebiegi sygnałów wejściowych i wyjściowych. Układ scalony 7404. 4 7493 GND Realizacja bramek ND, OR, NOR i NOT za pomocą bramek NND (7400) ND 7400 7400 OR, NOR 7400 7400 7400 7400 + + NOT 7400 2