Cyfrowe układy kombinacyjne. 5 grudnia 2013 Wojciech Kucewicz 2

Transkrypt

1 Cyfrowe układy kombinacyjne 5 grudnia 2013 Wojciech Kucewicz 2

2 Cyfrowe układy kombinacyjne X1 X2 X3 Xn Y1 Y2 Y3 Yn Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi wejściowemu X i X jednoznacznie przyporządkowuje stan 0 lub 1 sygnału wyjściowego y i 5 grudnia 2013 Wojciech Kucewicz 3

3 Cyfrowe układy kombinacyjne Podstawowe bramki 5 grudnia 2013 Wojciech Kucewicz 4

4 ramka logiczna CMOS V DD C Pull-up Network Constracted by Układ logiczny łączący wysoki potencjał V DD z wyjściem buduje się z tranzystorów out C Pull-down Network Constracted by NMOS Układ logiczny łączący niski potencjał V SS z wyjściem buduje się z tranzystorów NMOS V SS 5 grudnia 2013 Wojciech Kucewicz 5

5 Inwerter CMOS 5 grudnia 2013 Wojciech Kucewicz 6

6 Inwerter CMOS p+ p+ n+ n+ V DD p n n+ V IN V OUT V IN NMOS V SS V SS V OUT V DD 5 grudnia 2013 Wojciech Kucewicz 7

7 Inwerter CMOS V DD V IN V OUT V in = V SS 0 NMOS V out = V DD 1 V SS 5 grudnia 2013 Wojciech Kucewicz 8

8 Inwerter CMOS V DD V IN V OUT V in = V DD 1 NMOS V out = V SS 0 V SS 5 grudnia 2013 Wojciech Kucewicz 9

9 ramka transmisyjna 5 grudnia 2013 Wojciech Kucewicz 10

10 ramka transmisyjna Enable En Input S D Ouput In Out En NotEnable ramka transmisyjna wykonana jest z 2 tranzystorów (NMOS i ) połączonych źródłami i drenami. V in in Enable V out En In Out TG Enable Out x 0 In 1 x 1 5 grudnia 2013 Wojciech Kucewicz 11

11 ramka transmisyjna Enable Out x 0 In 1 x 1 V in in Enable V out Enable V in V out t 5 grudnia 2013 Wojciech Kucewicz 12

12 ramki NND & NOR 5 grudnia 2013 Wojciech Kucewicz 13

13 Logika NMOS Tranzystory NMOS służą jako włączniki niskiego napięcia V SS. Wysokie napięcie na bramce łączy wyjście z linią niskiego napięcia V SS. =V SS = 0 =V DD = 1 NMOS V SS 5 grudnia 2013 Wojciech Kucewicz 14

14 Logika NMOS Połączenie równoległe tranzystorów NMOS realizuje funkcję logiczną zaprzeczenia sumy. Wystarczy, że jeden z tranzystorów NMOS przewodzi (na bramce logiczna 1), aby na wyjściu otrzymać logiczne 0. Połączenie szeregowe tranzystorów NMOS realizuje funkcję logiczną zaprzeczenia iloczynu. Oba tranzystory NMOS muszą przewodzić (na bramkach logiczna 1), aby na wyjściu otrzymać logiczne 0. NMOS NMOS V SS V SS 5 grudnia 2013 Wojciech Kucewicz 15

15 Logika NMOS NMOS C V SS C C 5 grudnia 2013 Wojciech Kucewicz 16

16 Logika Tranzystory służą jako włączniki wysokiego napięcia V DD. Niskie napięcie na bramce łączy wyjście z linią wysokiego napięcia V DD. V DD =V SS = 0 =V DD = 1 5 grudnia 2013 Wojciech Kucewicz 17

17 Logika Połączenie równoległe tranzystorów realizuje funkcję logiczną sumę zaprzeczeń. Wystarczy, że jeden z tranzystorów przewodzi (na bramce logiczne 0), aby na wyjściu otrzymać logiczną 1. Połączenie szeregowe tranzystorów realizuje funkcję logiczną iloczynu zaprzeczeń. Oba tranzystory muszą przewodzić (na bramkach logiczne 0), aby na wyjściu otrzymać logiczną 1. V DD V DD 5 grudnia 2013 Wojciech Kucewicz 18

18 Logika V DD C C ( ) C ( ) C 5 grudnia 2013 Wojciech Kucewicz 19

19 Logika CMOS Typ połączenia Szeregowe Równoległe NMOS 5 grudnia 2013 Wojciech Kucewicz 20

20 ramka NND 5 grudnia 2013 Wojciech Kucewicz 21

21 ramka NND V DD NMOS V SS Typ ołączenia Szeregowe Równoległe MOS 5 grudnia 2013 Wojciech Kucewicz 22

22 ramka NOR 5 grudnia 2013 Wojciech Kucewicz 23

23 ramka NND V DD NMOS V SS Typ ołączenia Szeregowe Równoległe MOS 5 grudnia 2013 Wojciech Kucewicz 24

24 C 3 wejściowa bramka NOR V DD NMOS C V SS 5 grudnia 2013 Wojciech Kucewicz 25

25 ramka ND 5 grudnia 2013 Wojciech Kucewicz 26

26 ramka ND = V DD NMOS NMOS V SS 5 grudnia 2013 Wojciech Kucewicz 27

27 Układy scalone serii 7400 VCC 6 6Y 5 5Y 4 4Y VCC 4 4 4Y 3 3 3Y Y 2 2Y 3 3Y GND Hex inverter VCC 4Y 4 4 3Y Y 2 2 2Y GND Quad 2-input NND gate VCC 4 4 4Y 3 3 3Y 1Y 1 1 2Y 2 2 GND Quad 2-input NOR gate Y 2 2 2Y GND Quad 2-input ND gate 5 grudnia 2013 Wojciech Kucewicz 28

28 Układy scalone serii 7400 VCC 4 4 4Y 3 3 3Y VCC 1C 1Y 3C 3 3 3Y Y 2 2 2Y GND 2-input EXCLUSIVE-OR gate VCC 4 4 4Y 3 3 3Y C 2Y GND Triple 3-input ND gate VCC 2D 2C 2 2 2Y Y 2 2 2Y GND 1 1 1C 1D 1Y GND 2-input OR gate Dual 4-input NND gate 5 grudnia 2013 Wojciech Kucewicz 29