Różnicowe układy cyfrowe CMOS

Transkrypt

1 1 Różnicowe układy cyfrowe CMOS Różnicowe układy cyfrowe CMOS 2 CVSL (Cascode Voltage Switch Logic) Różne nazwy: CVSL - Cascode Voltage Switch Logic DVSL - Differential Cascode Voltage Switch Logic 1

2 Cascode Voltage Switch Logic (CVSL) 3 Schemat blokowy bramki CVSL R.J. Baker, "CMOS Circuit Design, Layout, and Simulation, 3rd Edition", 3 ed. Wiley-IEEE, 2010 CVSL wykorzystuje pojedyncze tranzystory pmos w układzie z przerzutnikowym sprzężeniem zwrotnym. Z dwóch bloków logicznych z nmos FETami jeden realizuje funkcję logiczną, a drugi jej zaprzeczenie. Pozwala to czasami przyśpieszyć działanie układu dlatego, że w każdej gałęzi jest tylko jeden pmos FET, i dlatego, że działa dodatnie sprzężenie zwrotne. Kiedy jeden z bloków logicznych N jest przełączany do stanu przewodzącego, przez odpowiadający mu pmos FET może płynąć znaczny prąd, co prowadzi do zwiększonego poboru mocy w stosunku do logiki AOI CMOS. W stanie ustalonym prąd nie płynie, układ nie pobiera mocy. Konieczne doprowadzenie każdego sygnału wejściowego i jego zaprzeczenia. Przykładowa bramka CVSL 4 Przykład trójwejściowej bramki w technice CVSL. 2

3 Bramki XOR / XNOR w technice CVSL 5 Rozwiązanie dwuwejściowych bramek XOR / XNOR w technice CVSL. Rozwiązanie trójwejściowych bramek XOR / XNOR w technice CVSL, użyteczne w konstrukcji sumatora. Różnicowe układy cyfrowe CMOS 6 DSL (Differential Split-Level Logic) 3

4 Differential Split-Level Logic (DSL logic) 7 Schemat blokowy bramki DSL DSL wykorzystuje ograniczenie zakresu zmian napięcia wyjściowego w przykładzie do VDD/2 dla przyśpieszenia działania. Konieczne napięcie odniesienia V ref. Wada przepływ prądu w stanie ustalonym, w tej gałęzi, której napięcie wyjściowe wynosi VDD/2. Statyczne bramki CMOS z trójstanowymi wyjściami 8 Bufor trójstanowy Kiedy stan wejścia Enable jest wysoki, bramki NAND i NOR przenoszą zanegowany stan A (VDD lub masa) do bramek tranzystorów Ml i M2. Układ złożony z Ml i M2 działa jako inwerter. Na wyjściu (Out) pojawia się stan A. Kiedy stan wejścia Enable jest niski, bramka Ml jest dołączona do potencjału masy, a bramka M2 do VDD. Ml i M2 są więc w stanach odcięcia. Mówimy, że są w stanach wysokiej impedancji, inaczej Hi-Z. 4

5 Statyczne bramki CMOS z trójstanowymi wyjściami 9 Trójstanowy bufor odwracający Układy dynamiczne CMOS 10 Stosuje się je w celu: zmniejszenia złożoności, zwiększenia szybkości działania, zmniejszenia poboru mocy w stosunku do układów statycznych. 5

6 Bramka przejściowa i węzeł pamięciowy 11 PG pass gate bramka przejściowa C s impuls zegarowy Bramka logiczna ma pewną pojemność wejściową C s związaną z tranzystorami wejściowymi i ze ścieżkami metalicznymi. Układy dynamiczne wykorzystują ładunek zgromadzony w C s dla pamiętania przez pewien czas stanu logicznego reprezentowanego przez napięcie na C S. Kiedy stan wejścia zegarowego PG jest wysoki, to poziom logiczny wejścia, czyli punktu A, jest przenoszony na wejście inwertera, do punktu B. Dla A = "0" wejście inwertera jest zwarte do masy, natomiast dla A = "1" wejście inwertera ma potencjał VDD - V Tn względem masy. Kiedy stan wejścia zegarowego PG jest niski, to bramka PG jest zamknięta i w punkcie B, na wejściu inwertera jest pamiętany stan logiczny. Wartość logiczna jest pamiętana tak długo, jak długo utrzymuje się ładunek w pojemności wejściowej inwertera. Przerzutnik dynamiczny czuły na poziom. 12 C s R.J. Baker, "CMOS Circuit Design, Layout, and Simulation, 3rd Edition", 3 ed. Wiley-IEEE, 2010 Zmiany ładunku w węźle pamięciowym, a konsekwencji potencjału tego węzła, spowodowane są prądem upływu złącza pn dren-podłoże tranzystora PG i prowadzą do utraty zapamiętanej informacji. W układach z tranzystorami o długości kanałów rzędu kilkudziesięciu nanometrów i mniejszych dodatkową przyczyną upływu jest prąd podprogowy tranzystora oraz prąd tunelowy bramki. C s 6

7 Upływ ładunku przy wykorzystaniu bramki transmisyjnej (TG) jako klucza. 13 C s C s Przy użyciu bramki transmisyjnej jako klucza zmiany ładunku w pojemności wejściowej następują wskutek prądu upływu diody dren-wyspa tranzystora pmos lub prądu drenpodłoże tranzystora nmos. Jeśli prądy te są bliskie co do bezwzględnej wartości, to niemal kompensują się i zmiany ładunku w węźle pamięciowym są wolne. Generacja nieprzekrywających się sygnałów zegarowych dla układów dynamicznych 14 Ciąg układów PG/inwerter tworzy dynamiczny rejestr przesuwny. R.J. Baker, "CMOS Circuit Design, Layout, and Simulation, 3rd Edition", 3 ed. Wiley- IEEE, 2010 Przy wysokim Φ1 aktywne są stopnie pierwszy i trzeci. Dane są przekazywane z wejścia do punktu A0 oraz z punktu A1 do A2.Przy wysokim stanie Φ1 stanie i niskim Φ2 dane nie mogą być przekazywane z A0 do A1 i z A2 do A3. Przy niskim Φ1, a wysokim Φ2 dane są przekazywane z A0 do A1 i z A2 do A3. Jeśli jednak równocześnie stany Φ1 i Φ2 byłyby wysokie, to wejście miałoby połączenie z wyjściem, a tego chcemy uniknąć w rejestrze przesuwnym. Zastosowanie inwerterów służy odtworzeniu poziomów logicznych, podobnie jak są one odtwarzane w przypadku niewielkich zakłóceń. Warunkiem poprawnej pracy rejestru jest nieprzekrywanie się sygnałów zegara: Φ1 AND Φ2 = 0 7

8 Generacja nieprzekrywających się sygnałów zegarowych dla układów dynamicznych 15 NAND1 X NAND2 Y Używany przerzutnik zawiera elementy opóźniające, a wartość opóźnienia Δ jest sumą opóźnień bramki NAND i ciągu inwerterów dołączonych do jej wyjścia. Narastający od zera impuls zegarowy powoduje opadanie potencjału w punkcie X. Sprzężenie zwrotne z punktu X do wejścia NAND2 powoduje, że potencjał Y może narastać dopiero z opóźnieniem Δ po opadnięciu potencjału w punkcie X. Można zwiększyć opóźnienie przez zastosowanie większej ilości inwerterów lub innych układów opóźniających. Taktowany dynamiczny przerzutnik master-slave 16 Master Slave Przy niskim stanie sygnału zegarowego Φ1 tranzystory M2 i M3 przewodzą i bramka master działa jako inwerter stanu wejścia D zapisując odwrócony stan D w pojemności C N1 dołączonej do wyjścia N1. Tranzystory M6 i M7 nie przewodzą bramka slave jest w stanie wyskiej impedancji i pojemność C Q dołączona do wyjścia Q pamięta poprzedni stan. Przy wysokim stanie sygnału zegarowego Φ1 tranzystory M2 i M3 nie przewodzą i pojemność C N1 pamięta stan zapisany w fazie niskiej wartości Φ1. Tranzystory M6 i M7 przewodzą bramka slave działa jako inwerter stanu wejścia N1 zapisując odpowiedni stan w pojemności C Q. R.J. Baker, "CMOS Circuit Design, Layout, and Simulation, 3rd Edition", 3 ed. Wiley-IEEE, 2010 Sygnały zegarowe mogą być generowane przez zwykły przerzutnik RS. Nie jest wymagana długa zwłoka Δ. (A clocked CMOS latch. The clock signals can be generated with an RS latch so that the edges occur essentially at the same moment in time.) 8

9 Niewielka złożoność konstrukcyjna układów dynamicznych 17 Master Slave Dynamiczny przerzutnik D master-slave 8 tranzystorów. R.J. Baker, "CMOS Circuit Design, Layout, and Simulation, 3rd Edition", 3 ed. Wiley-IEEE, 2010 Konstrukcja AOI zawierająca stosunkowo niewiele tranzystorów statycznego przerzutnika D master-slave z bramkami transmisyjnymi, 16 tranzystorów. Układy cyfrowe PE (Precharge Evaluate) 18 F = A0 A1 A2 Konstrukcja PE trójwejściowej bramki NAND Wykonywanie operacji logicznych przebiega w dwóch fazach. W fazie pierwszej "precharge" stan Φ1 jest niski- pojemność C out, dołączona do wyjścia "Out", jest ładowana do wysokiego stanu, to jest do napięcia VDD, przez przewodzący pmos FET M5. nmos FET M1 jest odcięty, co zapobiega rozładowywaniu C out. W fazie drugiej "evaluate" stan Φ1 jest wysoki. pmos FET M5 jest odcięty, a nmos FET M1 przewodzi, co pozwala wykonać zaprojektowane działanie logiczne na zmiennych wejściowych A0...An. Jeśli na wyjściu, w wyniku, ma być stan niski, to C out jest rozładowywana przez tranzystory z kanałami n. Jesli ma być stan wysoki, to nmos FETy nie rozładowują C out bo są odcięte. Wada - poprawny wynik w postaci stanu niskiego pojawia się na wyjściu tylko w jednej części cyklu zegarowego Φ1. Wada - stan wysoki na wyjściu na jest pamiętany tylko do chwili gdy C out rozładuje się wskutek prądów upływu. 9

10 Model tranzystora MOS dla bardzo zgrubnego szacowania czasu przełączania nmos FET Model W zakresie nasycenia, gdy V GS > V Tn 19 R n I Dsat W KPn L V DS > V GS V Tn > 0 V ( V V ) GS 2 2 Tn Przyjmujemy, że klucz jest zwarty gdy na bramce tranzystora jest stan wysoki. Rezystancję włączonego tranzystora bardzo zgrubnie przybliżamy jako: R n L KP W n ( V V ) DD Tn Pojemność dołączoną do drenu bardzo zgrubnie przybliżamy jako: C C + C + C D gdzie: GDn connect in β = μ C n n ox W W = KPn L L ε 2ε SiO 0 Cox = tox Ten model jest bardzo niedokładny. Obliczone czasy przełączania wymagają weryfikacji przy pomocy symulacji. C GDn pojemność GD przełączanego tranzystora, C connect pojemność związana z połączeniem następnego stopnia, C in pojemność wejściowa następnego stopnia. Przykładowa bramka dynamiczna precharge-evaluate 20 Przykładowa funkcja logiczna: F = A1 + A2 + A3 A4 Bramka dynamiczna PE Bramka statyczna AOI realizująca tę samą funkcję Bramka dynamiczna wykorzystuje mniej tranzystorów, tylko nmos FETy + nmos FET evaluate + pmos FET precharge. Uwaga: układ wymaga zegara Φ1. Nie jest więc pewne, że cały układ zrealizowany jako dynamiczny PE będzie miał mniej tranzystorów niż zrealizowany jako statyczny AOI. - Sprawdź zanim zatwierdzisz konstrukcję. 10

11 A Glitch problem of Precharge-Evaluate Logic Gates 21 Domino Logic free of a glitch problem 22 11

12 Domino Logic free of a glitch problem 23 NP Logic (Zipper Logic) free of a glitch problem 24 12