(12) OPIS PATENTOWY (19) PL (11) (13) B1

Transkrypt

1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21)Numer zgłoszenia: (2)Data zgłoszenia: (5 1) IntCl6 H03F 3/72 H03K 5/04 H02M 1/08 (54) Sposób i układ do sterowania tranzystora mocy MOS (43) Zgłoszenie ogłoszono: BUP 12/95 (45) O udzieleniu patentu ogłoszono: WUP 07/97 (73) Uprawniony z patentu: Akademia Górniczo-Hutnicza im.stanisława Staszica, Kraków, PL (72) Twórcy wynalazku: Aleksander Dziadecki, Kraków, PL Janusz Grzegorski, Kraków, PL Józef Skotmczny, Kraków, PL (74) Pełnomocnik: Adamek-Obłąkowska Maria, Akademia Górniczo-Hutnicza im. Stanisława Staszica PL B1 1 Sposób sterowania tranzystora mocy MOS polegający na wprowadzeniu go w stan przewodzenia za pomocą sygnału napięcia (57) sterującego odpowiednio dodatniego względem jego źródła dla tranzystorów z kanałem typu n, a ujemnego dla tranzystorów z kanałem typu p podawanego na jego bramkę przy pomocy członu sterującego wyposażonego w układ czasowy i układ kontroli napięcia i równoczesnym odmierzaniu ustalonego czasu za pomocą układu czasowego oraz kontrolowaniu wartości napięcia dren-źródło sterowanego tranzystora mocy MOS za pomocą układu kontroli napięcia, znam ienny tym, że na bramkę (G) sterowanego tranzystora mocy MOS (T) podaje się za pomocą członu sterującego (A) sygnał napięcia sterującego odpowiednio dodatni względem jego źródła (S) dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p i równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterującego (A), po upływie którego kontroluje się równocześnie wartość napięcia bramka-źródło (Uos) sterowanego tranzystora mocy MOS (T) za pomocą dodatkowego układu kontroli napięcia bramka-źródło członu sterującego (A) i wartość napięcia dren-źródło (UDS) tranzystora mocy MOS (T ) za pomocą układu kontroli napięcia dren-źródło członu sterującego (A), a gdy wartość napięcia bramka-źródło (UGS) i wartość napięcia dren-źródło (U DS) są jednocześnie większe od określonych poziom ów... 3 Układ do sterowania tranzystora mocy MOS połączony ze źródłem napięcia zasilającego układ sterowania, źródłem sygnału napięcia sterującego oraz źródłem i drenem sterowanego tranzystora mocy MOS, bez lub z członem kontrolno-ograniczającym, a wyposażony w układ czasowy i układ kontroli napięcia dren-źródło sterowanego tranzystora mocy MOS zawierający element logiczny, znam ienny tym, ze m a dodatkowy układ kontroli napięcia bramkaźródło, który jest połączony z bramką (G) i źródłem (S) sterowanego tranzystora mocy MOS (T) oraz trzecią bramką logiczną (3) znanego układu kontroli napięcia dren-źródło i jednym biegunem źródła napięcia (Uzs) zasilającego układ sterowania f ig. 1

2 Sposób i układ do sterowania tranzystora mocy MOS Zastrzeżenia patentowe 1. Sposób sterowania tranzystora mocy MOS polegający na wprowadzeniu go w stan przewodzenia za pomocą sygnału napięcia sterującego odpowiednio dodatniego względem jego źródła dla tranzystorów z kanałem typu n, a ujemnego dla tranzystorów z kanałem typu p podawanego na jego bramkę przy pomocy członu sterującego wyposażonego w układ czasowy i układ kontroli napięcia i równoczesnym odmierzaniu ustalonego czasu za pomocą układu czasowego oraz kontrolowaniu wartości napięcia dren-źródło sterowanego tranzystora mocy MOS za pomocą układu kontroli napięcia, znamienny tym, że na bramkę (G) sterowanego tranzystora mocy MOS (T) podaje się za pomocą członu sterującego (A) sygnał napięcia sterującego odpowiednio dodatni względem jego źródła (S) dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p i równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterującego (A), po upływie którego kontroluje się równocześnie wartość napięcia bramka-źródło ( U g s ) sterowanego tranzystora mocy MOS (T) za pomocą dodatkowego układu kontroli napięcia bramka-źródło członu sterującego (A) i wartość napięcia dren-źródło ( U DS) tranzystora mocy MOS (T) za pomocą układu kontroli napięcia dren-źródło członu sterującego (A), a gdy wartość napięcia bramkaźródło ( U GS) i wartość napięcia dren-źródło ( U DS) są jednocześnie większe od określonych poziomów ustalonych odpowiednio przez człon sterujący (A), wówczas za pomocą elementu logicznego członu sterującego (A) blokuje się sygnał napięcia sterującego podawanego na bramkę (G) tranzystora mocy MOS (T), przy czym poziom napięcia bramka-źródło ( U GS) określa wartość napięcia ( U GS) przy którym wartość prądu drenu (D) sterowanego tranzystora mocy MOS (T) jest równa korzystnie jego wartości nominalnej, a poziom napięcia dren-źródło ( U DS) określają dopuszczalne parametry sterowanego tranzystora mocy MOS (T). 2. Sposób sterowania tranzystora mocy MOS polegający na wprowadzeniu go w stan przewodzenia za pomocą sygnału napięcia sterującego odpowiednio dodatniego względem jego źródła dla tranzystorów z kanałem typu n, a ujemnego dla tranzystorów z kanałem typu p podawanego na jego bramkę przy pomocy członu sterującego wyposażonego w układ czasowy i układ kontroli napięcia i równoczesnym odmierzaniu ustalonego czasu za pomocą układu czasowego oraz kontrolowaniu wartości napięcia dren-źródło sterowanego tranzystora mocy MOS za pomocą układu kontroli napięcia, znamienny tym, że na bramkę (G) sterowanego tranzystora mocy MOS (T) podaje się za pomocą członu sterującego (A) sygnał napięcia sterującego odpowiednio dodatni względem jego źródła (S) dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p i równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterującego (A), po czym za pomocą członu kontrolno-ograniczającego (B) ogranicza się do określonego poziomu wartość sygnału napięcia sterującego, przy którym chwilowa wartość prądu drenu (D) tranzystora mocy MOS (T ) jest mniejsza od dopuszczalnej maksymalnej jego wartości i równocześnie kontroluje się w sposób ciągły napięcie dren-źródło (U DS) tranzystora mocy MOS (T), a gdy kontrolowane przez człon kontrolno-ograniczający (B) napięcie (U DS) osiągnie wartość mniejszą od wartości ustalonego progu, wówczas podwyższa się za pomocą tego członu (B) wartość sygnału napięcia sterującego podawanego na bramkę (G) tranzystora mocy MOS (T) do wartości poziomu nominalnego, zaś gdy kontrolowane napięcie (U DS) ma wartość większą od wartości ustalonego progu, wówczas wartość sygnału napięcia sterującego podtrzymuje się za pomocą członu kontrolno-ograniczającego (B) na ograniczanym poziomie, a po upływie ustalonego okresu czasu odmierzanego przy pomocy układu czasowego członu sterującego (A), kontroluje się równocześnie wartość napięcia bramka-źródło (U GS) sterowanego tranzystora mocy MOS (T) za pomocą dodatkowego układu kontroli napięcia bramka-źródło członu sterującego (A) i dodatkowo wartość napięcia dren-źródło (U DS) tranzystora mocy MOS (T ) za pomocą układu

3 kontroli napięcia dren-źródło członu sterującego (A), a gdy wartość napięcia bramka-źródło ( U GS) i wartość napięcia dren-źródło ( U DS) są jednocześnie większe od określonych poziomów ustalonych odpowiednio przez człon sterujący (A), wówczas za pomocą elementu logicznego członu sterującego (A) blokuje się sygnał napięcia sterującego podawanego na bramkę (G) tranzystora mocy MOS (T), przy czym poziom napięcia bramka-źródło ( U G S) określa wartość napięcia ( U GS) przy którym wartość prądu drenu (D) sterowanego tranzystora mocy MOS (T) jest równa korzystnie jego wartości nominalnej, a poziom napięcia dren-źródło ( U GS) określają dopuszczalne parametry sterowanego tranzystora mocy MOS (T). 3. Układ do sterowania tranzystora mocy MOS połączony ze źródłem napięcia zasilającego układ sterowania, źródłem sygnału napięcia sterującego oraz źródłem i drenem sterowanego tranzystora mocy MOS, bez lub z członem kontrolno-ograniczającym, a wyposażony w układ czasowy i układ kontroli napięcia dren-źródło sterowanego tranzystora mocy MOS zawierający element logiczny, znamienny tym, że ma dodatkowy układ kontroli napięcia bramka-źródło, który jest połączony z bramką (G) i źródłem (S) sterowanego tranzystora mocy MOS (T) oraz trzecią bramką logiczną (3) znanego układu kontroli napięcia dren-źródło i jednym biegunem źródła napięcia (UZS) zasilającego układ sterowania. 4. Układ według zastrz. 3, znamienny tym, że układ kontroli napięcia bramka-źródło zawiera diodę (D3) i dzielnik napięcia utworzony z co najmniej trzech rezystorów (R12, R13, R14), który jest włączony pomiędzy jeden biegun źródła napięcia (UZS) zasilającego układ sterowania a źródło (S) tranzystora mocy MOS (T), zaś jedna elektroda diody (D3) jest połączona z bramką (G) sterowanego tranzystora mocy MOS (T), a jej druga elektroda jest połączona z punktem wspólnym pierwszego rezystora (R12) i drugiego rezystora (R13) dzielnika napięcia, którego punkt wspólny drugiego rezystora (R13) i trzeciego rezystora (R14) jest połączony z wejściem piątej bramki logicznej (5), której drugie wejście jest połączone z punktem wspólnym drugiego rezystora (R6) i trzeciego rezystora (R7) znanego układu kontroli napięcia dren-źródło, a jej wyjście jest połączone z wejściem trzeciej bramki logicznej (3) znanego układu kontroli napięcia dren-źródło. 5. Układ według zastrz. 3, znamienny tym, że układ kontroli napięcia bramka-źródło zawiera diodę (D3) i dzielnik napięcia utworzony z co najmniej trzech rezystorów (R12, R13, R14), który jest włączony pomiędzy jeden biegun źródła napięcia (Uzs) zasilającego układ sterowania a źródło (S) tranzystora mocy MOS (T), zaś jedna elektroda diody (D3) jest połączona z bramką (G) sterowanego tranzystora mocy MOS (T), a jej druga elektroda jest połączona z punktem wspólnym pierwszego rezystora (R12) i drugiego rezystora (R130 dzielnika napięcia, a punkt wspólny drugiego rezystora (R13) i trzeciego rezystora (R14) tego dzielnika napięcia jest połączony z kolejnym trzecim wejściem trzeciej bramki logicznej (3) znanego układu kontroli napięcia dren-źródło. 6. Układ według zastrz. 3, znamienny tym, że układ kontroli napięcia bramka-źródło zawiera diodę (D3), której jedna elektroda jest połączona z bramką (G) sterowanego tranzystora mocy MOS (T), a jej druga elektroda jest połączona z suwakiem nastawnego drugiego rezystora (R6) lub z suwakiem nastawnego pierwszego rezystora (R5) dzielnika napięcia znanego układu kontroli napięcia dren-źródło. 7. Układ według zastrz. 3, znamienny tym, że układ kontroli napięcia bramka-źródło zawiera diodę (D3), której jedna elektroda jest połączona z bramką (G) sterowanego tranzystora mocy MOS (T), a jej druga elektroda jest połączona z punktem wspólnym rezystorów (R5, R6) dzielnika napięcia znanego układu kontroli napięcia dren-źródło. * * * Przedmiotem wynalazku jest sposób i układ do sterowania tranzystora mocy MOS znajdujący zastosowanie w tranzystorowych falownikach napięcia oraz przetwornicach napięcia. Znany sposób sterowania tranzystora mocy MOS polega na tym, ze za pomocą układu sterowania podaje się na jego bramkę napięcie sterujące odpowiednio dodatnie względem jego

4 źródła dla tranzystorów z kanałem typu n i ujemne dla tranzystorów z kanałem typu p. Równocześnie za pomocą członu czasowego układu sterowania odmierza się czas, a po upływie ustalonej jego wartości za pomocą układu kontroli napięcia układu sterowania kontroluje się wartość napięcia między źródłem i drenem sterowanego tranzystora mocy MOS. W przypadku, gdy wartość kontrolowanego napięcia jest wyższa od wartości założonego progu blokuje się za pomocą elementu logicznego układu sterowania napięcie sterujące pracą tranzystora mocy MOS, powodując jego wyłączenie. Inny znany z polskiego opisu patentowego nr sposób polega na tym, że na bramkę sterowanego tranzystora mocy MOS podaje się za pomocą członu sterowania sygnał napięcia sterującego odpowiednio dodatni względem jego źródła dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p i równocześnie rozpoczyna się odmierzanie czasu za pomocą czasowego członu sterowania, po czym za pomocą członu kontrolno-ograniczającego ogranicza się do określonego poziomu wartość sygnału napięcia sterującego, przy którym chwilowa wartość prądu drenu jest mniejsza od dopuszczalnej maksymalnej jego wartości i równocześnie kontroluje się w sposób ciągły napięcie dren-źródło tranzystora mocy MOS. Gdy kontrolowane przez człon kontrolno-ograniczający napięcie osiągnie wartość mniejszą od wartości ustalonego progu, wówczas podwyższa się za pomocą członu kontrolno-ograniczającego wartość sygnału napięcia sterującego podawanego na bramkę tranzystora mocy MOS do wartości poziomu nominalnego, zaś gdy kontrolowane napięcie dren-źródło ma wartość większą od wartości ustalonego progu, wówczas wartość sygnału napięcia sterującego podtrzymuje się za pomocą członu kontrolno-ograniczającego na ograniczanym poziomie przez ustalony okres czasu odmierzany przy pomocy układu czasowego członu sterującego. Po upływie ustalonego przez układ czasowy członu sterującego okresu czasu kontroluje się dodatkowo napięcie dren-źródło tranzystora mocy MOS za pomocą układu kontroli napięcia członu sterującego, a gdy jego wartość jest wyższa od progu ustalonego przez człon sterujący, wówczas za pomocą elementu logicznego członu sterującego blokuje się sygnał napięcia sterującego podawanego na bramkę tranzystora mocy MOS. Znany z literatury technicznej (katalog firmowy "power MOS Devices" - Data Book 1st EDITION SGS THOMSON Microelectronics 1988 r. str. 134) układ sterowania tranzystora mocy MOS zawiera cztery bramki logiczne NAND. Jedno wejście pierwszej bramki jest połączone równocześnie poprzez rezystor i diodę z drenem sterowanego tranzystora mocy MOS oraz poprzez trzeci rezystor z masą układu, przy czym punkt wspólny rezystora i diody jest połączony poprzez drugi rezystor ze źródłem napięcia zasilającego. Z masą układu jest połączone również źródło sterowanego tranzystora mocy MOS oraz poprzez kondensator drugie wejście pierwszej bramki logicznej, które poprzez szeregowo-równoległą gałąź utworzoną z czwartego rezystora i diody zbocznikowanych piątym rezystorem jest połączone również z wyjściem transoptora zasilanego ze źródła napięcia stałego. Wejście transoptora poprzez kolejny rezystor jest połączone z wejściem całego układu. Wyjście transoptora jest połączone również z jednym wejściem drugiej bramki logicznej, której drugie wejście jest połączone z wyjściem pierwszej bramki logicznej, zaś wyjście drugiej bramki logicznej poprzez równolegle połączone kolejne dwie bramki logiczne jest przyłączone do bramki sterowanego tranzystora mocy MOS. Ponadto układ zawiera drugi pomocniczy tranzystor MOS, którego dren jest połączony z bramką sterowanego tranzystora mocy MOS, a źródło jest połączone ze źródłem sterowanego tranzystora mocy MOS, natomiast bramka pomocniczego tranzystora MOS jest połączona z wyjściem drugiej bramki logicznej. Inny znany z polskiego opisu patentowego nr układ zawiera człon sterujący, którego jedno wejście jest połączone ze źródłem napięcia zasilającego układ sterowania, a drugie jest połączone ze źródłem sygnału napięcia sterującego, zaś kolejne wejścia połączone są odpowiednio z drenem i źródłem sterowanego tranzystora mocy MOS. Wyjście członu sterującego połączone jest z członem kontrolno-ograniczającym, którego kolejne wejścia są połączone odpowiednio z drenem i źródłem sterowanego tranzystora mocy MOS oraz ze źródłem napięcia zasilającego układ sterowania. Wyjście członu kontrolno-ograniczającego jest połączone z bramką sterowanego tranzystora mocy MOS.

5 Człon sterujący zawiera dzielnik napięcia utworzony z dwóch rezystorów, który jednym końcem połączony jest ze źródłem napięcia zasilającego układ sterowania, a drugim końcem poprzez pierwszą bramkę logiczną jest połączony z jednym wejściem drugiej bramki logicznej, której wyjście jest połączone z czwartą bramką logiczną. Punkt wspólny rezystorów dzielnika napięcia jest połączony ze źródłem napięcia sterującego. Człon sterujący zawiera również układ kontroli dren-źródło utworzony z drugiej diody, dzielnika napięcia zawierającego trzy rezystory oraz trzeciej bramki logicznej, przy czym pierwszy rezystor dzielnika napięcia jest połączony ze źródłem napięcia zasilającego układ sterowania, a jego trzeci rezystor jest połączony ze źródłem sterowanego tranzystora mocy M OS, a wyjście trzeciej bramki logicznej jest połączone z drugim wejściem drugiej bramki logicznej, natomiast jedno wejście trzeciej bramki logicznej jest połączone poprzez szeregowo połączone drugi rezystor dzielnika napięcia i drugą diodę z drenem tranzystora mocy MOS, a poprzez trzeci rezystor dzielnika napięcia jest połączone ze źródłem tranzystora mocy MOS. Ponadto człon sterujący zawiera układ czasowy utworzony z kondensatora i szeregoworównoległej gałęzi zawierającej trzeci rezystor zbocznikowany pierwszą diodą połączoną szeregowo z czwartym rezystorem, przy czym kondensator włączony jest pomiędzy źródło tranzystora mocy MOS a drugie wejście trzeciej bramki logicznej układu kontroli napięcia dren-źródło, a szeregowo-równoległa gałąź włączona jest pomiędzy drugie wejście trzeciej bramki układu kontroli napięcia dren-źródło a wyjście pierwszej bramki logicznej. Wyjście czwartej bramki logicznej stanowi wyjście członu sterującego. Człon kontrolno-ograniczający zawiera pierwszy tranzystor, którego baza jest połączona odpowiednio poprzez ósmy rezystor z drenem, a poprzez dziewiąty rezystor ze źródłem sterowanego tranzystora mocy MOS, ponadto ze źródłem tranzystora mocy MOS jest połączony emiter pierwszego tranzystora, którego kolektor poprzez diodę Zenera jest połączony z wejściem sterującym członu kontrolno-ograniczającego, które jest połączone również z bramkami kolejnych dwóch tranzystorów, a kolektory tych tranzystorów połączone są odpowiednio ze źródłem napięcia zasilającego układ sterowania i źródłem sterowanego tranzystora mocy MOS, zaś emiter drugiego tranzystora typu n-p-n poprzez szeregowo połączone dwa kolejne rezystory jest połączony z emiterem trzeciego tranzystora typu p-n-p. Wspólny punkt rezystorów: dziesiątego i jedenastego stanowiący wyjście członu kontrolno-ograniczającego jest połączony z bramką sterowanego tranzystora mocy MOS. Sposób, według wynalazku, charakteryzuje się tym, że na bramkę sterowanego tranzystora mocy MOS podaje się za pomocą członu sterującego sygnał napięcia sterującego odpowiednio dodatni względem jego źródła dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p. Równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterowania, po upływie którego kontroluje się równocześnie wartość napięcia bramka-źródło sterowanego tranzystora mocy MOS za pomocą dodatkowego układu kontroli napięcia bramka-źródło członu sterującego i wartość napięcia dren-źródło tranzystora mocy MOS za pomocą układu kontroli napięcia dren-źródło członu sterującego, a gdy wartość napięcia bramka-źródło i wartość napięcia dren-źródło są jednocześnie większe od określonych poziomów ustalonych odpowiednio przez człon sterujący, wówczas za pomocą elementu logicznego członu sterującego blokuje się sygnał napięcia sterującego podawanego na bramkę tranzystora mocy MOS, przy czym poziom napięcia bramka-źródło określa wartość napięcia bramka-źródło, przy którym wartość prądu drenu sterowanego tranzystora mocy MOS jest równa korzystnie jego wartości nominalnej, a poziom napięcia dren-źródło określają dopuszczalne parametry sterowanego tranzystora mocy MOS. W innej wersji sposób, według wynalazku, charakteryzuje się tym, że na bramkę sterowanego tranzystora mocy MOS podaje się za pomocą członu sterującego sygnał napięcia sterującego odpowiednio dodatni względem jego źródła dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p. Równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterującego, po czym za pomocą członu kontrolnoograniczającego ogranicza się do określonego poziomu wartość sygnału napięcia sterującego, przy którym chwilowa wartość prądu drenu tranzystora mocy MOS jest mniejsza od dopuszczał-

6 nej maksymalnej jego wartości. Równocześnie z ograniczaniem wartości sygnału sterującego, kontroluje się w sposób ciągły napięcie dren-źródło tranzystora mocy MOS, a gdy kontrolowane przez człon kontrolno-ograniczający napięcie dren-źródło osiągnie wartość mniejszą od wartości ustalonego progu, wówczas podwyższa się za pomocą tego członu wartość sygnału napięcia sterującego podawanego na bramkę tranzystora mocy MOS do wartości poziomu nominalnego. Gdy kontrolowane napięcie dren-źródło ma wartość większą od wartości ustalonego progu, wówczas wartość sygnału napięcia sterującego podtrzymuje się za pomocą członu kontrolnoograniczającego na ograniczanym poziomie, a po upływie ustalonego okresu czasu odmierzanego przy pomocy układu czasowego członu sterującego, kontroluje się wartość napięcia bramka-źródło sterowanego tranzystora mocy MOS za pomocą dodatkowego układu kontroli napięcia bramka-źródło członu sterującego i równocześnie dodatkowo wartość napięcia drenźródło tranzystora mocy MOS za pomocą układu kontroli napięcia dren-źródło członu sterującego. Gdy wartość napięcia bramka-źródło i wartość napięcia dren-źródło są jednocześnie większe od określonych poziomów ustalonych odpowiednio przez człon sterujący, wówczas za pomocą elementu logicznego członu sterującego blokuje się sygnał napięcia sterującego podawanego na bramkę tranzystora mocy MOS, przy czym poziom napięcia bramka-źródło określa wartość napięcia bramka-źródło, przy którym wartość prądu drenu sterowanego tranzystora mocy MOS jest równa korzystnie jego wartości nominalnej, a poziom napięcia dren-źródło określają dopuszczalne parametry sterowanego tranzystora mocy MOS. Układ, według wynalazku, połączony ze źródłem napięcia zasilającego układ sterowania, źródłem sygnału napięcia sterującego oraz źródłem i drenem sterowanego tranzystora mocy MOS, bez lub z członem kontrolno-ograniczającym, a wyposażony w układ czasowy i układ kontroli napięcia dren-źródło sterowanego tranzystora mocy MOS, zawierający element logiczny charakteryzuje się tym, że ma dodatkowy układ kontroli napięcia bramka-źródło, który jest połączony z bramką i źródłem sterowanego tranzystora mocy MOS oraz trzecią bramką logiczną znanego układu kontroli napięcia dren-źródło i jednym biegunem źródła napięcia zasilającego układ sterowania. Układ kontroli napięcia bramka-źródło zawiera trzecią diodę i dzielnik napięcia utworzony z co najmniej trzech rezystorów, który jest włączony pomiędzy jeden biegun źródła napięcia zasilającego układ sterowania a źródło tranzystora mocy MOS. Jedna elektroda tej diody jest połączona z bramką sterowanego tranzystora mocy MOS, a jej druga elektroda jest połączona z punktem wspólnym pierwszego i drugiego rezystora dzielnika napięcia. Punkt wspólny drugiego i trzeciego rezystora tego dzielnika napięcia jest połączony z wejściem piątej bramki logicznej, której drugie wejście jest połączone z punktem wspólnym drugiego i trzeciego rezystora znanego układu kontroli napięcia dren-źródło, a jej wyjście jest połączone z wejściem trzeciej bramki logicznej znanego układu kontroli napięcia dren-źródło. W innej wersji, według wynalazku, układ kontroli napięcia bramka-źródło zawiera trzecią diodę i dzielnik napięcia utworzony z co najmniej trzech rezystorów, który jest włączony pomiędzy jeden biegun źródła napięcia zasilającego układ sterowania a źródło tranzystora mocy MOS, zaś jedna elektroda tej diody jest połączona z bramką sterowanego tranzystora mocy MOS, a jej druga elektroda jest połączona z punktem wspólnym pierwszego i drugiego rezystora dzielnika napięcia, a punkt wspólny drugiego i trzeciego rezystora tego dzielnika napięcia jest połączony z kolejnym wejściem trzeciej bramki logicznej znanego układu kontroli napięcia dren-źródło. W kolejnej wersji, według wynalazku, układ kontroli napięcia bramka-źródło zawiera trzecią diodę, której jedna elektroda jest połączona z bramką sterowanego tranzystora mocy MOS, a jej druga elektroda jest połączona z suwakiem nastawnego drugiego rezystora lub z suwakiem nastawnego pierwszego rezystora dzielnika napięcia znanego układu kontroli napięcia dren-źródło. W innej wersji, według wynalazku, układ kontroli napięcia bramka-źródło zawiera trzecią diodę, której jedna elektroda jest połączona z bramką sterowanego tranzystora mocy MOS, a jej druga elektroda jest połączona z punktem wspólnym pierwszego i drugiego rezystora dzielnika napięcia znanego układu kontroli napięcia dren-źródło.

7 Sposób i układ do sterowania tranzystora mocy MOS według wynalazku, umożliwia skrócenie czasu przeznaczonego na załączenie tranzystora mocy MOS, a ustalonego w zależności od typu stosowanego tranzystora przez układ czasowy członu sterującego, to jest czasu, w którym impuls sterujący jest podawany na bramkę tranzystora bez względu na jego stan, nawet wówczas gdy w obwodzie obciążenia tranzystora występuje zwarcie. Skrócenie czasu załączania tranzystora, w przypadku wystąpienia zwarcia w obwodzie obciążenia, pozwala ograniczyć do minimum moc traconą na tym tranzystorze, a więc ma wpływ na zmniejszenie awaryjności tego typu tranzystorów. Rozwiązanie, według wynalazku, jest uwidocznione w przykładowym wykonaniu na rysunku, na którym fig. 1 przedstawia schemat ideowy układu, a fig. 2, fig. 3 i fig. 4 - schematy ideowe kolejnych wersji układu. Sposób, według wynalazku, polega na tym, że na bramkę G sterowanego tranzystora mocy MOS T podaje się za pomocą członu sterującego A sygnał napięcia sterującego odpowiednio dodatni względem jego źródła S dla tranzystorów z kanałem typu n, a ujemny dla tranzystorów z kanałem typu p i równocześnie rozpoczyna się odmierzanie ustalonego okresu czasu za pomocą układu czasowego członu sterującego A, po czym za pomocą członu kontrolno-ograniczającego B ogranicza się do określonego poziomu wartość sygnału napięcia sterującego, przy którym chwilowa wartość prądu drenu D tranzystora mocy MOS T jest mniejsza od dopuszczalnej maksymalnej jego wartości i równocześnie kontroluje się w sposób ciągły napięcie dren-źródło U d s tranzystora mocy MOS T. Gdy kontrolowane przez człon kontrolno-ograniczający B napięcie U DS osiągnie wartość mniejszą od wartości ustalonego progu, wówczas podwyższa się za pomocą tego członu B wartość sygnału napięcia sterującego podawanego na bramkę G tranzystora mocy MOS T do wartości poziomu nominalnego, zaś gdy kontrolowane napięcie U DS ma wartość większą od wartości ustalonego progu, wówczas wartość sygnału napięcia sterującego podtrzymuje się za pomocą członu kontrolno-ograniczającego B na ograniczanym poziomie. Po upływie ustalonego okresu czasu odmierzanego przy pomocy układu czasowego członu sterującego A, kontroluje się równocześnie wartość napięcia bramka-źródło U GS sterowanego tranzystora mocy MOS T za pomocą dodatkowego układu kontroli napięcia bramkaźródło członu sterującego A i dodatkowo wartość napięcia dren-źródło U DS tranzystora mocy MOS T za pomocą układu kontroli napięcia dren-źródło członu sterującego A. Gdy wartość napięcia bramka-źródło U GS i wartość napięcia dren-źródło U DS są jednocześnie większe od określonych poziomów ustalonych odpowiednio przez człon sterujący A, wówczas za pomocą bramki logicznej 2 członu sterującego A blokuje się sygnał napięcia sterującego podawanego na bramkę G tranzystora mocy MOS T, przy czym poziom napięcia bramka-źródło U GS określa wartość napięcia U GS, przy którym wartość prądu drenu D sterowanego tranzystora mocy MOS T jest równa korzystnie jego wartości nominalnej, a poziom napięcia dren-źródło U DS określają dopuszczalne parametry sterowanego tranzystora mocy MOS T. Układ, według wynalazku, składa się z członu sterującego A, którego jedno wejście jest połączone ze źródłem napięcia U zs zasilającego układ sterowania, a drugie jest połączone ze źródłem sygnału napięcia sterującego U s t, zaś kolejne wejścia połączone są odpowiednio z drenem D i źródłem S sterowanego tranzystora mocy MOS T. Wyjście członu sterującego A połączone jest z członem kontrolno-ograniczającym B, którego kolejne wejścia są połączone odpowiednio z drenem D i źródłem S sterowanego tranzystora mocy MOS T oraz ze źródłem napięcia U zs zasilającego układ sterowania. Wyjście członu kontrolno-ograniczającego B jest połączone z bramką G sterowanego tranzystora mocy MOS T. Człon sterujący A zawiera dzielnik napięcia utworzony z dwóch rezystorów R 1, R2, który jednym końcem połączony jest ze źródłem napięcia Uzs zasilającego układ sterowania, a drugim końcem poprzez pierwszą bramkę logiczną 1 jest połączony z jednym wejściem drugiej bramki logicznej 2, której wyjście jest połączone z czwartą bramką logiczną 4. Punkt wspólny rezystorów R 1, R2 dzielnika napięcia jest połączony ze źródłem napięcia U s t sterującego. Człon sterujący A zawiera również układ czasowy utworzony z kondensatora C i szeregowo-równoległej gałęzi zawierającej rezystor R3 zbocznikowany diodą D1 połączoną szeregowo z drugim rezystorem R4. Szeregowo-równoległa gałąź układu czasowego jest połączona z jednej strony

8 z wyjściem pierwszej bramki logicznej 1, a z drugiej strony poprzez kondensator C ze źródłem S sterowanego tranzystora mocy MOS T. Punkt wspólny kondensatora C i szeregowo-równoległej gałęzi połączony jest z wejściem bramki logicznej 3 układu kontroli napięcia dren-źródło, który zawiera także drugą diodę D2 i dzielnik napięcia utworzony z trzech rezystorów R5, R6, R7. Dzielnik ten jest włączony pomiędzy jeden biegun źródła napięcia U zs zasilającego układ sterowania, a źródło S sterowanego tranzystora mocy MOS T, przy czym punkt wspólny rezystorów R5, R6 jest połączony poprzez diodę D2 z drenem D sterowanego tranzystora mocy MOS T, a wyjście trzeciej bramki logicznej 3 jest połączone z drugim wejściem drugiej bramki logicznej 2, której wyjście jest połączone z wejściem czwartej bramki logicznej 4 stanowiącej element wyjściowy członu sterującego A. Człon sterujący A zawiera także dodatkowy układ kontroli napięcia bramka-źródło, który jest połączony z bramką G i źródłem S sterowanego tranzystora mocy MOS T oraz z jednym biegunem źródła napięcia Uzs zasilającego układ sterowania i trzecią bramką logiczną 3 znanego układu kontroli napięcia dren-źródło. Układ kontroli napięcia bramka-źródło zawiera diodę D3 i dzielnik napięcia utworzony z co najmniej trzech rezystorów R12, R13, R14, który jest włączony pomiędzy jeden biegun źródła napięcia Uzs zasilającego układ sterowania a źródło S tranzystora mocy MOS T, zaś anoda diody D3 jest połączona z bramką G sterowanego tranzystora mocy MOS T, a jej katoda jest połączona z punktem wspólnym pierwszego rezystora R12 i drugiego rezystora R13 dzielnika napięcia, którego punkt wspólny drugiego rezystora R13 i trzeciego rezystora R14 jest połączony z wejściem piątej bramki logicznej, 5, której drugie wejście jest połączone z punktem wspólnym drugiego rezystora R6 i trzeciego rezystora R7 dzielnika napięcia znanego układu kontroli napięcia dren-źródło, a jej wyjście jest połączone z wejściem trzeciej bramki logicznego 3 znanego układu kontroli napięcia dren-źródło. W innej wersji, układ kontroli napięcia bramka-źródło zawiera diodę D3 i dzielnik napięcia utworzony z co najmniej trzech rezystorów R12, R13, R14, który jest włączony pomiędzy jeden biegun źródła napięcia Uzs zasilającego układ sterowania a źródło S tranzystora mocy MOS T, zaś anoda diody D3 jest połączona z bramką G sterowanego tranzystora mocy MOS T, a jej katoda jest połączona z punktem wspólnym pierwszego rezystora R12 i drugiego rezystora R13 dzielnika napięcia, którego punkt wspólny drugiego rezystora R13 i trzeciego rezystora R14 jest połączony z kolejnym trzecim wejściem bramki logicznej 3 znanego układu kontroli napięcia dren-źródło. W przypadku sterowania niskonapięciowych tranzystorów mocy MOS, układ kontroli napięcia bramka-źródło zawiera diodę D3, której anoda jest połączona z bramką G sterowanego tranzystora mocy MOS T, a katoda jest połączona z suwakiem nastawnego drugiego rezystora R6 dzielnika napięcia znanego układu kontroli napięcia dren-źródło członu sterującego A. W innej wersji układu kontroli napięcia bramka-źródło, anoda diody D3 jest połączona z bramką G sterowanego tranzystora mocy MOS T, a jej katoda jest połączona z punktem wspólnym rezystorów R5, R6 dzielnika napięcia znanego układu kontroli napięcia dren-źródło. Człon kontrolno-ograniczający B zawiera tranzystor T 1, którego baza jest połączona odpowiednio poprzez rezystor R8 z drenem D, a poprzez rezystor R9 ze źródłem S sterowanego tranzystora mocy MOS T, ponadto ze źródłem S tranzystora T jest połączony emiter tranzystora T 1, którego kolektor poprzez diodę Zenera DZ jest połączony z wejściem sterującym członu kontrolno-ograniczającego B, które jest połączone również z bramkami kolejnych dwóch tranzystorów T2, T3, a kolektory tych tranzystorów T2, T3 połączone są odpowiednio ze źródłem napięcia Uzs zasilającego układ sterowania i źródłem S sterowanego tranzystora mocy MOS T, zaś emiter drugiego tranzystora T2 typu n-p-n poprzez szeregowo połączone rezystory R 10, R 11 jest połączony z emiterem trzeciego tranzystora T3, typu p-n-p. Wspólny punkt rezystorów R 10, R 11 stanowiący wyjście członu kontrolno-ograniczającego B jest połączony z bramką G sterowanego tranzystora mocy MOS T. Działanie układu jest następujące. Z chwilą żądania załączenia tranzystora mocy MOS T z kanałem typu n na wejście członu sterującego A podawany jest sygnał napięcia sterującego zero logiczne, a na jego wyjściu pojawia się sygnał napięcia dodatniego względem źródła S tego

9 tranzystora T. Równocześnie układ czasowy członu A rozpoczyna odmierzanie ustalonego okresu czasu przeznaczonego na załączenie tranzystora mocy MOS T. Sygnał pojawiający się na wyjściu członu A jest ograniczany przez człon kontrolno-ograniczający B do określonego poziomu, przy którym chwilowa wartość prądu drenu D tranzystora mocy MOS T jest mniejsza od dopuszczalnej maksymalnej jego wartości. Wartość poziomu ograniczenia sygnału napięcia określana jest na podstawie charakterystyk zastosowanego tranzystora mocy MOS T. Ograniczany sygnał napięcia sterującego podawany na bramkę G tranzystora mocy T poprzez rezystor R10 powoduje na niej wzrost napięcia z szybkością określoną stałą czasową zależną od iloczynu wartości zastosowanego rezystora R10 oraz pojemności wejściowej bramki G tego tranzystora T. Wzrost napięcia na bramce G powoduje zmniejszenie rezystancji dren- D-źródło S sterowanego tranzystora T i wzrost prądu drenu D przy zamkniętym obwodzie obciążenia. W trakcie załączania tranzystora mocy T, to jest gdy napięcie dren-źródło U d s maleje, następuje gwałtowny wzrost jego wejściowej pojemności elektrycznej. W wyniku tego chwilowa wartość napięcia na bramce G sterowanego tranzystora mocy T przestaje rosnąć, a niekiedy nawet maleje, po czym zaczyna ponownie narastać. Równocześnie z ograniczaniem sygnału sterującego podawanego na bramkę G tranzystora mocy MOS T, kontrolowane jest przez człon kontrolno-ograniczający B napięcie dren-źródło U d s - Gdy spadek napięcia U ds ma wartość mniejszą od wartości ustalonego progu określanego przez parametry elementów członu kontrolno-ograniczającego B, a mianowicie rezystory R8, R9 i tranzystor T 1, wówczas człon B powoduje podwyższenie podawanego na bramkę G tranzystora T napięcia sterującego do wartości nominalnej. Gdy spadek napięcia U ds jest większy od ustalonego przez człon B progu, wówczas człon B powoduje podtrzymanie napięcia bramki G tranzystora mocy MOS T na ograniczonym poziomie określonym sumą wartości napięcia diody Zenera DZ i wartości napięcia nasycenia U c e tranzystora T 1. Po upływie ustalonego okresu czasu, odmierzanego przez układ czasowy członu A, równocześnie kontrolowana jest wartość napięcia bramka-źródło U gs sterowanego tranzystora mocy T za pomocą układu kontroli napięcia bramka-źródło członu A i dodatkowo wartość napięcia dren-źródło U ds za pomocą układu kontroli napięcia dren-źródło członu sterującego A. Jednoczesne występowanie wartości napięć: UGS-większej od ustalonego poziomu, a Uos-mniejszej od ustalonego poziomu świadczy o prawidłowym przebiegu procesu załączania tranzystora m ocy MOS T. Gdy napięcie U g s osiągnie poziom, przy którym wartość prądu drenu tranzystora T jest równa w przybliżeniu jego wartości nominalnej, zależnej od typu stosowanego tranzystora mocy MOS T, a wartość napięcia U d s jest jednocześnie wyższa od progu ustalonego przez człon A, wówczas bramka logiczna 2 członu A powoduje zablokowanie sygnału napięcia sterującego na jego wyjściu, a tym samym wyłączenie tranzystora mocy MOS T, co ma miejsce w przypadku wystąpienia zwarcia w obwodzie obciążenia przed wysterowaniem tranzystora mocy MOS T. W przypadku, gdy zwarcie w obwodzie obciążenia nastąpi w czasie przewodzenia tranzystora mocy MOS T, napięcie U g s jest równe lub większe od ustalonego progu, zaś napięcie U ds narasta wówczas do wartości napięcia U z zasilania. Po osiągnięciu przez napięcie U ds wartości większej od wartości poziomu ustalonego przez układ kontroli napięcia dren-źródło członu A następuje zablokowanie sygnału napięcia sterującego U st przez bramkę logiczną 2, a tym samym wyłączenie tranzystora mocy MOS T.

10 171947

11 fig. 2

12 fig. 3

13 fig. 4

14 fig. 1 Departament Wydawnictw UP RP. Nakład 90 egz. Cena 4,00 zł