Ogólny schemat inwertera MOS

Transkrypt

1 Ogólny schemat inwertera MOS Obciążenie V i V o Sterowanie

2 Rodzaje cyfrowych układów scalonych MOS Układy cyfrowe MOS PMOS NMOS MOS BiMOS z obciążeniem zubożanym z obciążeniem wzbogacanym statyczne dynamiczne

3 Bramki NMOS T L T L V GG V o V o T D T D V i L V i L z obciążeniem typu wzbogacanego z obciążeniem typu zubożanego

4 Bramki NMOS z obciążeniem typu wzbogacanego V o V o (V GG -V TL ) 2 (V GG -V TL ) 2 wyłączanie 1 1 załączanie V T D.V i 1. VGG<VDD+VTL - tranzystor obciążajacy pracuje w zakresie nasycenia 2. VGG VDD+VTL - tranzystor obciążajacy pracuje w zakresie nienasycenia t

5 Bramki logiczne NMOS - NAND i NOR T L Y T L A 1 A 2 Y A 1 A 2 A n A n

6 Inwerter MOS T L PMOS V i V o T D L NMOS

7 harakterystyka przejściowa i prąd inwertera MOS V o A B D E I DS =I DSn =I DSp V i V i V Tn V inv +V Tp V Tn V inv +V Tp

8 Opóźnienia wnoszone przez inwerter MOS V i /2 V o t dhl t dlh t T 2 g4 gd2 db2 V i w V o db1 T 4 gd1 T 3 /2 T 1 g3 t

9 Obliczanie czasów opóźnień t dhl i t dlh Vo I DN V i T 1 /2 0 t 0 t dhl t V i 0 t T 2 I DP V o /2 0 t dlh t

10 Ogólny schemat bramki MOS A B Siec podciągająca Y A B Siec ściągająca

11 Schematy sieci ściągających w bramkach MOS Y Y A B A B Y A B Y=AB Y=A+B Y=AB+

12 Schematy sieci podciągających w bramkach MOS A B A A B Y B Y Y Y=AB Y=A+B Y=AB+

13 Bramki MOS: NAND i NOR A B Y=AB A B Y=A+B

14 Dobór szerokości tranzystorów w bramkach MOS A 4µw B 4µw A 2µw B 2µw 4µw 2µw Y=AB+ D 4µw Y=A+B++D A 2w w A w B w w D w B 2w

15 Tranzystor NMOS jako klucz V in,v out in out -V Tn V SS L V in V out 0 t

16 Tranzystor PMOS jako klucz V in,v out V in in out V out L V Tp 0 t

17 Bramka transmisyjna MOS in out in out V SS in out

18 Dwuwejściowy multiplekser z bramek transmisyjnych A Y=A+B B

19 Inwerter trójstanowy in out in out in out

20 Przerzutnik D wyzwalany poziomem D Q A B Q D Q Q D Q

21 Topografia tranzystorów NMOS i PMOS Dyfuzja typu n+ Podłoże typu p Studnia typu n NMOS PMOS Dyfuzja typu p+ Ścieżka polikrzemowa

22 Topografia inwertera MOS Kontakt Polaryzacja studni Metalizacja OUT GND VDD Polaryzacja podłoża IN

23 Topografia układu scalonego Wewnętrzne pierścienie masy i zasilania Pad zasilania Pierścienie masy i zasilania Pad wejściowy Pad wyjściowy Kanał rutingowy Pad masy Rząd komórek standardowych

24 Kanał rutingowy Ścieżki masy i zasilania Kanał rutingowy Rząd komórek standardowych

25 Komórka standardowa inwertera Szyna zasilania Polaryzacja studni (kontakt do n+) Studnia n Dyfuzja p+ Kontakt do polikrzemu Wejście (metal 2) Bramka tranzystora PMOS Kontakt do dyfuzji Wyjście (metal 2) Bramka tranzystora NMOS Dyfuzja n+ Polaryzacja podłoża (kontakt do p+) Szyna masy

26 Komórki standardowe inwertera

27 Komórki NAND i NOR

28 Przerzutniki

29 Reguły projektowania r101 r102 r203 r202 P+ diff P+ diff Wyspa N- Podłoże P- Wyspa N- r201 nwell r204 r303 N+ diff P+diff r304 r403 nwell r402 r301 r302 r401 contact metal N+diff r304 r405 r404 r305 N+diff poly

30 Reguły projektowania r604 r501 r602 metal 1 r502 metal 1 r601 via metal2 r603 contact r701 r803 metal2 r702 metal2 PAD r802 r801