RZECZPOSPOLITA OPIS PATENTOWY POLSKA PATENTU TYMCZASOWEGO
|
|
- Agata Krzemińska
- 6 lat temu
- Przeglądów:
Transkrypt
1 RZECZPOSPOLITA OPIS PATENTOWY POLSKA PATENTU TYMCZASOWEGO Patent tymczasowy dodatkowy T t Cl 5 C0fiF1V14 do patentunr Zgłoszono: (P ) URZĄD PATENTOWY RP Pierwszeństwo Zgłoszenie ogłoszono: Opis patentowy opublikowano: tzttelifł OGÓŁU Twórca wynalazku: Janusz Baczyński Uprawniony z patentu tymczasowego: Uniwersytet Łódzki, Łódź (Polska) Układ do wprowadzania danych do modułowego systemu aparatury elektronicznej CAMAC Przedmiotem wynalazkujest układ do wprowadzania danych do modułowego systemu apara tury elektronicznej CAMAC, mający zastosowanie w komputerowych zestawach kontrolnopomiarowych stosowanych w badaniach naukowych i technicznych, oraz w przemyśle. Znane do tego celu układy, są przykładowo opisane: w pracy A. Ostrowicza pt. CAMAC -modułowy system aparatury elektronicznej", opublikowanej przez POSTĘPY TECHNIKI JĄD ROWEJ, seria: Aparatura i Technika Pomiarowa Nr 78(592) r. oraz w dokumentacji technicznej modułów CAMAC 305AINPUT REGISTER" lub 322INPUT GATE" produkowa nych przez Zjednoczone Zakłady Urządzeń Jądrowych POLON" w Warszawie. Znane układy, zwane też rejestrami wejściowymi, zawierają: jeden lub kilka rejestrów buforo wych ładowanych z zewnątrz, blok sterujący, oraz bloki: generatora sygnału LAM i sygnałów sterujących transmisją danych w trybie handshake". Działanie znanych układów polega na tym, że z chwilą załadowania któregokolwiek rejestru buforowego jest generowany na magistralę systemu CAMAC sygnał LAM. Z chwilą odczytania zawartości rejestru przez system CAMAC jest generowany na zewnątrz systemu sygnał gotowości przyjęcia nowej informacji. Inne znane układy, zwane też bramkami wejściowymi, stanowią uproszczoną formę rejestrów wejściowych i zawierają oprócz bloku sterującego praktycznie tylko blok 24 wzmacniaczy z bramek typu NAND łączących zewnętrzną magistralę danych z magistralą systemu CAMAC. Działanie tych znanych układów polega na tym, że z chwilą otwarcia przez procesor systemu CAMAC bramek wejściowych, na magistralę CAMAC są podawane stany logiczne występujące na wejściach bramki wejściowej. Niedogodnością znanych układów rejestrów wejściowych jest to, że nie ma możliwości równo czesnego odczytu na magistralę CAMAC, więcej niż jednego rejestru buforowego układu. Niedogodnością znanych układów bramek wejściowych jest to, że mogą one być stosowane jedynie w przypadku, gdy urządzenie zewnętrzne generuje sygnały wolno zmienne w czasie, tzn. dostatecznie wolne w porównaniu z szybkością pracy procesora systemu CAMAC. Żaden więc z opisanych układów nie daje możliwości przyspieszenia wprowadzania informacji do systemu CAMAC z zewnętrznych szybkich bloków zbierania danych, np. 8 bitowych przetworników amplituda/cyfra czy 12 bitowych przetworników czas/cyfra.
2 Istotą układu według wynalazku jest to, że ma pięć zatrzaskowych rejestrów trójstanowych, korzystnie ośmiobitowych oraz trzy takie same rejestry, korzystnie czterobitowe, połączone z informacyjnym wejściem i wewnętrzną magistralą. Wejścia wpisujące i odczytujące tych rejestrów są połączone z blokiem sterowania rejestrów zatrzaskowych, połączonym z kolei ze sterującym wejściem oraz ze sterującym wyjściem. Magistrala wewnętrznajest połączona z buforowym rejes trem, który jest połączony z magistralą systemu CAMAC połączoną odrębnie ze sterującym blokiem, z generatorem LAM i z blokiem sterowania rejestrów zatrzaskowych, który to blok jest połączony z buforowym rejestrem i z generatorem LAM, a także jest odrębnie połączony ze sterującym blokiem. Zaletą układu według wynalazku jest to, że dzięki wprowadzeniu dodatkowych ośmiu trójsta nowych rejestrów zatrzaskowych i połączonej z nimi wewnętrznej magistrali oraz kontrolującemu ich działanie blokowi sterującemu, umożliwia się równoczesny odczyt na magistralę systemu CAMAC informacji składającej się z danych, zapisanych z kilku kanałów wejściowych lub zapisa nych kolejno z tego samego kanału wejściowego. Pozwala to na przyspieszenie współpracy systemu CAMAC z zewnętrznymi szybkimi blokami zbierania informacji, przykładowo przetwornikami A/C (analogowo/cyfrowymi), których słowo danych jest krótsze od słowa CAMAC, lecz prędkość generowania informacji przez te bloki znacznie przekracza szybkość zbierania i przetwarzania danych systemu CAMAC. Układ pozwala również na przyspieszenie pracy systemu w przypadku zbierania informacji z kilku zewnętrznych bloków zbierania danych, gdy dane te są wzajemnie skorelowane, albo gdy zbiera się je w celu zbadania stopnia ich skorelowania z sobą. Ponadto, układ może także w jednym z trybów swego działania pełnić rolę znanego układu pojedynczego rejestru wejściowego CAMAC. Przedmiot wynalazkujest przedstawiony w przykładzie wykonania na rysunku przedstawiają cym schemat elektryczny układu. Układ według wynalazku ma cztery zastrzaskowe rejestry 1, 2, 3, 4 trójstanowe, korzystnie ośmiobitowe, wszystkie połączone wejściami danych z najmniej znaczącymi bitami trójbajtowego informacyjnego wejścia 5, przy czym wyjścia rejestru 1 są połączone z najmniej znaczącymi bitami trójbajtowej wewnętrznej magistrali 6, wyjścia rejestru 2 są połączone z bitami drugiego bajtu magistrali 6, wyjścia rejestru 3 są połączone z najbardziej znaczącymi bitami magistrali 6, zaś wyjścia rejestru 4 są połączone odpowiednio z czterema bardziej znaczącymi bitami drugiego bajtu magistrali 6 i z czterema mniej znaczącymi bitami trzeciego bajtu magistrali 6. Cztery mniej znaczące bity drugiego bajtu wejścia 5 są połączone z wejściami danych zastrzaskowych rejestrów 7 i 8, korzystnie czterobitowych, których wyjścia są połączone odpowiednio z czterema mniej znaczącymi bitami drugiego bajtu magistrali 6 i z czterema najbardziej znaczącymi bitami magis trali 6. Cztery bardziej znaczące bity drugiego bajtu wejścia 5 są połączone z wejściami danych zastrzaskowego rejestru 9, korzystnie takiego samego jak rejestry 7 i 8. Wyjścia rejestru 9 są połączone z czterema mniej znaczącymi bitami drugiego bajtu magistrali 6. Osiem najbardziej znaczących bitów wejścia 5 jest połączonych z wejściami danych zastrzaskowego rejestru 10 trójstanowego, korzystnie takiego samego jak rejestry 1,2,3,4. Wyjścia tego rejestru są połączone z bitami trzeciego bajtu magistrali 6. Wejścia wpisujące i odczytujące rejestrów 1,2,3,4,7,8,9 i 10 są odrębnie połączone z programowanym blokiem 11 sterowania rejestrów zatrzskowych. Wejścia strobujące bloku 11 są połączone z czterobitowym sterującym wejściem 12 układu, natomiast wyjścia sterujące bloku 11 są połączone z czterobitowym sterującym wyjściem 13 układu. Wejścia danych bloku 11 są połączone z magistralą 14 systemu CAMAC. Wszystkie bity magistrali 6 są połączone z wejściami buforowego rejestru 15, którego wyjścia są połączone z liniami odczytu magistrali 13. Wejście wpisujące rejestru 14 jest połączone z odrębnym wyjściem bloku 11 oraz z wejściem generatora 16 LAM, którego wyjście żądania obsługi" jest połączone z linią L magistrali 14. Z liniami W magistrali 14 jest także połączony sterujący blok 17, którego wyjścia są odrębnie połączone z wejściami sterującymi generatora 16, rejestru 15 oraz bloku 11. Działanie tego układu polega na tym, że zapis trzybitowego słowa z magistrali 14 do bloku 11 umożliwia wybór jednego z siedmiu trybów pracy układu. W trybie 1 blok 11 otwiera wyjścia rejestrów 1, 2, 3 na magistralę 6. Zewnętrzne sygnały strobujące, podawane do pierwszego bitu wejścia 12, powodują, poprzez blok 11, kolejne zapisy-
3 wanie danych podawanych do bitów pierwszego bajtu wejścia 5, odpowiednio do rejestrów 1,2,3. Z chwilą zapisania danej z wejścia 5 do rejestru 3, o ile rejestr 15 nie zawiera nieodczytanej informacji, blok 11 wysyła sygnał przepisujący 24 bitowe słowo z magistrali 6 do rejestru 15 oraz inicjuje wysyłanie przez generator 16 sygnału LAM na magistralę 14. Następnie, blok 11, na sygnały z wejścia 12 dokonuje kolejnego zapisu danych w rejestrach 1,2,3. Jeśli w chwili zapisania do rejestru 3 danej, w rejestrze 15 znajduje się nieodczytaiia informacja, to blok 11 odczekuje z wysłaniem sygnału zapisu do rejestru 15 do momentu aż zawartość tego rejestru zostanie odczytana na magistralę 14, do tego momentu wejście Sjest nieaktywne - na bicie pierwszym wyjścia 13 jest stan logiczny 0". zatem, w trybie 1 na magistralę 14 są odczytywane jednocześnie trzy bajty, zapisane kolejno do rejestrów 1,2 3. W trybie 2 blok 11 otwiera wyjścia rejestrów 1, 7, 4, 8 na magistralę 6. Zewnętrzne sygnały strobujące podawane do wejścia 12, tak jak w trybie 1, powodują kolejne zapisywanie 12 bitowych informacji, podawanych do pierwszych 12 bitów wejścia 5, w parach rejestrów 1,7 i 4,8. Zapełnie nie pary rejestrów 4, 8 inicjuje blok 11 do przepisania informacji z magistrali 6 do rejestru 15. Zatem, w trybie 2 na magistralę 14 są odczytywane jednocześnie dwie informacje 12-bitowe, zapisane w dwu odpowiednich parach rejestrów zatrzaskowych. W trybie 3 blok 11 otwiera wyjścia rejestrów 1, 7, 9,10 na magistralę 6. Sygnały strobujące z trzech pierwszych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 odpowied nio do rejestru 1, pary rejestrów 7 i 9, rejestru 10. Do rejestru 1 są zapisywane dane z pierwszego bajtu wejścia 5, do pary rejestrów 7,9 są wpisywane dane z drugiego bajtu wejścia 5, natomiast do rejestru 10 są ładowane dane z trzeciego bajtu wejścia 5. Zapis poszczególnych informacji odbywa się w dowolnej kolejności. Z chwilą zapełnienia wszystkich aktywnych w tym trybie rejestrów blok 11 przystępuje do przepisania informacji z magistrali 6 do rejestru 15, tak jak w trybie 1. Stan logiczny 1" na pierwszych trzech bitach wyjścia 13 sygnalizuje, że odpowiadający bit wejścia 12 jest aktywny [zapis do odpowiedniego rejestru (pary rejestrów) możliwy], zatem, w trybie 3 na magis tralę 14 są odczytywane jednocześnie trzy informacje 8-bitowe zapisane, niezależnie od siebie do odpowiednich rejestrów zatrzaskowych. W trybie 4 blok 11 otwiera wyjścia rejestrów 1, 7, 9,10 na magistralę 6. Sygnały strobujące z dwóch pierwszych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 odpowied nio do par rejestrów 1, 7 i 9,10. Do pierwszej pary rejestrów są zapisywane dane z pierwszego 12 bitów wejścia 5, natomiast do drugiej pary rejestrów są wpisywane dane z 12 najbardziej znaczą cych bitów wejścia 5. zapis poszczególnych informacji odbywa się w dowolnej kolejności. Z chwilą zapełnienia wszystkich aktywnych w tym trybie rejestrów blok 11 przystępuje do przepisania informacji z magistrali 6 do rejestru 15, tak jak w trybie 1. Stan logiczny 1" na pierwszych dwu bitach wyjścia 13 sygnalizuje, że odpowiadający bit wejścia 12 jest aktywny [zapis do odpowiedniej rejestrów możliwy]. Zatem, w trybie 4 na magistralę 14 są odczytywanejednocześnie dwie informa cje 12-bitowe, zapisane niezależnie od siebie do odpowiednich par rejestrów zatrzaskowych. W trybie 5 blok 11 otwiera wyjścia rejestrów 1, 7, 9,10 na magistralę 6. Sygnały strobujące z dwóch pierwszych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 odpowied nio do trójki rejestrów 15 7, 9, oraz do rejestru 10. Do trójki rejestrów są wpisywane dane z pierwszych 16 bitów wejścia 5do rejestrów 10 są wpisywane dane z trzeciego bajtu wejścia 5. Zapis poszczególnych informacji odbywa się w dowolnej kolejności. Z chwilą zapełnienia wszystkich aktywnych w tym trybie rejestrów blok 11 przystępuje do przepisania informacji z magistrali 6 do rejestru 15, tak jak w trybie 1. Stan logiczny 1" na pierwszych dwóch bitach wyjścia 13 sygnalizuje, że odpowiadający bit wejścia 12 jest aktywny. Zatem w trybie 3, na magistralę 14 są odczytywane jednocześnie dwie informacje, 16-bitowa i 8-bitowa, zapisane niezależnie od siebie do odpowied nich rejestrów zatrzaskowych. W trybie 6 blok 11 otwiera wyjścia rejestrów 1, 7,9,10 na magistralę 6. Sygnały strobujące z poszczególnych bitów wejścia 12 inicjują poprzez blok 11 zapis informacji z wejścia 5 do odpowied nich rejestrów zatrzaskowych. Do rejestru 1 są zapisywane dane z pierwszego bajtu wejścia 5, do rejestru 7 są wpisywane dane z pierwszych czterech bitów drugiego bajtu wejścia 5, do rejestru 9 są wpisywane dane z drugiej czwórki bitów drugiego bajtu wejścia 5, natomiast do rejestru 10 są ładowane dane z trzeciego bajtu wejścia 5. Dalsze działanie układu przebiega jak w poprzednich trybach jego pracy. Zatem w trybie 6, na magistralę 14 są odczytywane jednocześnie cztery
4 informacje, dwie 8-bitowe i dwie 4-bitowe, zapisane niezależnie od siebie do odpowiednich rejes trów zatrzaskowych. W trybie 7 blok 11 otwiera wyjścia rejestrów 1, 7, 9,10 na magistralę 6. Sygnał z pierwszego bitu wejścia 12 inicjuje poprzez blok 11 jednoczesne załadowanie wszystkich rejestrów zatrzasko wych, aktywnych w tym trybie. Przyporządkowanie bitów wejścia 5 rejestrom zatrzaskowym jest takie samo jak w trybie 6 działania układu. Zatem w trybie 7, na magistralę 14 jest odczytywana jedna informacja 24-bitowa. Układ w tym trybie pełni rolę znanego układu rejestru wejściowego CAMAC. Zatem, w trybach 1 i 2 układ pozwala współpracować systemowi CAMAC z zewnętr znymi blokami zbierania danych, przykładowo przetwornikami A/C, generującymi informacje z prędkością większą [w trybie 1 - trzykrotnie, w trybie 2 - dwukrotnie] od szybkości zbierania i przetwarzania danych przez CAMAC. W trybach 3, 4, 5 i 6, układ przyspiesza pracę systemu CAMAC, poprzez odpowiednie składanie w jedno słowo danych, informacji pochodzących z kilku zewnętrznych źródeł danych, przykładowo wzajemnie skorelowanych z sobą. Zastrzeżenie patentowe Układ do wprowadzania danych do modułowego systemu aparatury elektronicznej CAMAC, zawierający sterujący blok połączony odrębnie oraz poprzez magistralę systemu CAMAC z rejes trem buforowym oraz z generatorem LAM, znamienny tym, że zatrzaskowe rejestry (1, 2,3,4,10) trójstanowe, korzystnie ośmiobitowe oraz takie same rejestry (7, 8, 9), korzystnie czterobitowe, połączone z informacyjnym wejściem (5) i wewnętrzną magistralą (6), a także połączone odrębnie wejściami wpisującymi i odczytującymi z blokiem (11) sterowania rejestrów zatrzaskowych, połą czonym ze sterującym wejściem (12) oraz ze sterującym wyjściem (13), przy czym magistrala (6) jest połączona z buforowym rejestrem (15), połączonym z magistralą (14) systemu CAMAC, połączoną odrębnie ze sterującym blokiem (17), z generatorem (16) LAM i blokiem (11), połączonym z rejestrem (15) i z generatorem (16), a także połączonym osobno z blokiem (17)
5 151506
(57) Tester dynamiczny współpracujący z jednej strony (13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1. (54) Tester dynamiczny
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 166151 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 2 9 0 5 8 3 (22) Data zgłoszenia: 06.06.1991 (51) IntCl5: G01R 31/28
Bardziej szczegółowoPL B1. Akademia Górniczo-Hutnicza im. St. Staszica,Kraków,PL BUP 24/01. Wiesław Wajs,Kraków,PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11)195329 (13) B1 (21) Numer zgłoszenia: 340134 (51) Int.Cl. G05B 15/00 (2006.01) G06F 15/163 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22)
Bardziej szczegółowoPL B1. POLITECHNIKA LUBELSKA, Lublin, PL BUP 05/13. PIOTR WOLSZCZAK, Lublin, PL WUP 05/16. rzecz. pat.
PL 221679 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 221679 (13) B1 (21) Numer zgłoszenia: 396076 (51) Int.Cl. G08B 29/00 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia:
Bardziej szczegółowoTemat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Bardziej szczegółowoPL B1. UNIWERSYTET ŁÓDZKI, Łódź, PL BUP 03/06. JANUSZ BACZYŃSKI, Łódź, PL MICHAŁ BACZYŃSKI, Łódź, PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 208357 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 369252 (22) Data zgłoszenia: 23.07.2004 (51) Int.Cl. H04B 3/46 (2006.01)
Bardziej szczegółowoMikroprocesor Operacje wejścia / wyjścia
Definicja Mikroprocesor Operacje wejścia / wyjścia Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz Operacjami wejścia/wyjścia nazywamy całokształt działań potrzebnych
Bardziej szczegółowoPL B1. Układ do pośredniego przetwarzania chwilowej wielkości napięcia elektrycznego na słowo cyfrowe
PL 227456 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 227456 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 413967 (22) Data zgłoszenia: 14.09.2015 (51) Int.Cl.
Bardziej szczegółowoPL B1. Układ do przetwarzania interwału czasu na słowo cyfrowe metodą kompensacji wagowej
PL 227455 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 227455 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 413964 (22) Data zgłoszenia: 14.09.2015 (51) Int.Cl.
Bardziej szczegółowo(12) OPIS PATENTOWY (19)PL (11) 172082 (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11) 172082 (13) B1 (21) Numer zgłoszenia: 300168 (51) IntCl6: G07G 1/12 Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 19.08.1993 (54)
Bardziej szczegółowoMIKROPROCESORY architektura i programowanie
Struktura portów (CISC) Port to grupa (zwykle 8) linii wejścia/wyjścia mikrokontrolera o podobnych cechach i funkcjach Większość linii we/wy może pełnić dwie lub trzy rozmaite funkcje. Struktura portu
Bardziej szczegółowo1.2 Schemat blokowy oraz opis sygnałów wejściowych i wyjściowych
Dodatek A Wyświetlacz LCD. Przeznaczenie i ogólna charakterystyka Wyświetlacz ciekłokrystaliczny HY-62F4 zastosowany w ćwiczeniu jest wyświetlaczem matrycowym zawierającym moduł kontrolera i układ wykonawczy
Bardziej szczegółowoTranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Bardziej szczegółowoKomunikacja w mikrokontrolerach Laboratorium
Laboratorium Ćwiczenie 4 Magistrala SPI Program ćwiczenia: konfiguracja transmisji danych między mikrokontrolerem a cyfrowym czujnikiem oraz sterownikiem wyświetlaczy 7-segmentowych przy użyciu magistrali
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) 186542 (13) B1 (21) Numer zgłoszenia: 327422 PL 186542 B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 186542 (13) B1 (21) Numer zgłoszenia: 327422 Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 10.07.1998 (51 ) IntCl7 G01N 33/24 G01N
Bardziej szczegółowo(54) PL B1 (19) PL (11) (13) B1 (12) OPIS PATENTOWY
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (21 ) Numer zgłoszenia: 317797 (22) Data zgłoszenia: 30.12.1996 (19) PL (11) 181841 (13) B1 (51) IntCl7 G01D 3/00 G01R
Bardziej szczegółowoStruktura i działanie jednostki centralnej
Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala
Bardziej szczegółowoRZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11)175879 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 308877 (22) Data zgłoszenia: 02.06.1995 (51) IntCl6: H03D 7/00 G 01C
Bardziej szczegółowoA61B 5/0492 ( ) A61B
PL 213307 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 213307 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 383187 (22) Data zgłoszenia: 23.08.2007 (51) Int.Cl.
Bardziej szczegółowo(P ) Pierwszeństwo CZYTELNIA. Zgłoszenie ogłoszono: Opis patentowy opublikowano:
POLSKA RZECZPOSPOLITA LUDOWA OPIS PATENTOWY 148 707 Patent dodatkowy do patentunr Zgłoszono: 85 07 17 (P. 254611) Int. Cl.4 H02P 5/34 B66B 1/28 Pierwszeństwo CZYTELNIA URZĄD PATENTOWY PRL Zgłoszenie ogłoszono:
Bardziej szczegółowoUniwersalny asynchroniczny. UART Universal Asynchronous Receier- Transmiter
UART Universal Asynchronous Receier- Transmiter Cel projektu: Zbudowanie układu transmisji znaków z komputera na wyświetlacz zamontowany na płycie Spartan-3AN, poprzez łacze RS i program TeraTerm. Laboratorium
Bardziej szczegółowoĆwiczenie 27 Temat: Układy komparatorów oraz układy sumujące i odejmujące i układy sumatorów połówkowych i pełnych. Cel ćwiczenia
Ćwiczenie 27 Temat: Układy komparatorów oraz układy sumujące i odejmujące i układy sumatorów połówkowych i pełnych. Cel ćwiczenia Poznanie zasad budowy działania komparatorów cyfrowych. Konstruowanie komparatorów
Bardziej szczegółowoPC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C-"
PC 3 PC^ TIMER IN RESET PC5 TIMER OUT 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 AD7 U ss c 3 L 5 c.* Cl* S 9 10 11 12 13 U 15 H 17 Cu C-" ln LTJ CO 2.12. Wielofunkcyjne układy współpracujące z mikroprocesorem
Bardziej szczegółowoProgramowany układ czasowy APSC
Programowany układ czasowy APSC Ośmiobitowy układ czasowy pracujący w trzech trybach. Wybór trybu realizowany jest przez wartość ładowaną do wewnętrznego rejestru zwanego słowem sterującym. Rejestr ten
Bardziej szczegółowoHardware mikrokontrolera X51
Hardware mikrokontrolera X51 Ryszard J. Barczyński, 2016 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Hardware mikrokontrolera X51 (zegar)
Bardziej szczegółowoPL B1. AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE, Kraków, PL BUP 21/10
PL 216638 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 216638 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 387661 (22) Data zgłoszenia: 31.03.2009 (51) Int.Cl.
Bardziej szczegółowoPL B1. Akademia Górniczo-Hutnicza im. St. Staszica,Kraków,PL BUP 19/03
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 198698 (13) B1 (21) Numer zgłoszenia: 352734 (51) Int.Cl. H05B 6/06 (2006.01) H02M 1/08 (2007.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data
Bardziej szczegółowoProgramowany układ czasowy
Programowany układ czasowy Zbuduj na płycie testowej ze Spartanem-3A prosty ośmiobitowy układ czasowy pracujący w trzech trybach. Zademonstruj jego działanie na ekranie oscyloskopu. Projekt z Języków Opisu
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 PL 180331 B1 H04M 11/00 H04L 12/16 G06F 13/00 RZECZPOSPOLITA POLSKA. (21) Numer zgłoszenia: 315315
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 315315 (22) Data zgłoszenia: 17.07.1996 (51) IntCl7: H04M 1/64 H04M
Bardziej szczegółowoH03K 3/86 (13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1 RZECZPO SPO LITA POLSKA. (21) Numer zgłoszenia:
RZECZPO SPO LITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 173599 (13) B1 (21) Numer zgłoszenia: 304553 (22) Data zgłoszenia: 04.08.1994 (51) IntCl6: H03K 3/86 (
Bardziej szczegółowo(54) (12) OPIS PATENTOWY (19) PL (11) (13) B1 PL B1 C23F 13/04 C23F 13/22 H02M 7/155
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 169318 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 296640 (22) Data zgłoszenia: 16.11.1992 (51) IntCl6: H02M 7/155 C23F
Bardziej szczegółowoZestaw 3. - Zapis liczb binarnych ze znakiem 1
Zestaw 3. - Zapis liczb binarnych ze znakiem 1 Zapis znak - moduł (ZM) Zapis liczb w systemie Znak - moduł Znak liczby o n bitach zależy od najstarszego bitu b n 1 (tzn. cyfry o najwyższej pozycji): b
Bardziej szczegółowoOrganizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej
Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza
Bardziej szczegółowoZgłoszenie ogłoszono: Opis patentowy opublikowano:
POLSKA RZECZPOSPOLITA LUDOWA OPIS PATENTOWY Patent dodatkowy do patentunr Zgłoszono: 84 06 18 (P. 248276) 144 383 Int. Cl.4 B23B 23/00 Pierwszeństwo CZYTELNIA URZĄD PATENTOWY Zgłoszenie ogłoszono: 86 01
Bardziej szczegółowoPracownia elektryczna i elektroniczna. Elektronika cyfrowa. Ćwiczenie nr 5.
Pracownia elektryczna i elektroniczna. Elektronika cyfrowa. Ćwiczenie nr 5. Klasa III Opracuj projekt realizacji prac związanych z badaniem działania cyfrowych bloków arytmetycznych realizujących operacje
Bardziej szczegółowoPL B1 PRZEDSIĘBIORSTWO BADAWCZO- -PRODUKCYJNE I USŁUGOWO-HANDLOWE MICON SPÓŁKA Z OGRANICZONĄ ODPOWIEDZIALNOŚCIĄ, KATOWICE, PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 205621 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 368490 (22) Data zgłoszenia: 14.06.2004 (51) Int.Cl. H04L 29/00 (2006.01)
Bardziej szczegółowoPL B1. Układ do lokalizacji elektroakustycznych przetworników pomiarowych w przestrzeni pomieszczenia, zwłaszcza mikrofonów
PL 224727 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 224727 (13) B1 (21) Numer zgłoszenia: 391882 (51) Int.Cl. G01S 5/18 (2006.01) G01S 3/80 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej
Bardziej szczegółowoĆwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU).
Ćwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU). Cel ćwiczenia Poznanie własności analogowych multiplekserów demultiplekserów. Zmierzenie
Bardziej szczegółowoPL B1. Sposób badania przyczepności materiałów do podłoża i układ do badania przyczepności materiałów do podłoża
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 203822 (13) B1 (21) Numer zgłoszenia: 358564 (51) Int.Cl. G01N 19/04 (2006.01) G01N 29/00 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22)
Bardziej szczegółowoPAMIĘĆ RAM. Rysunek 1. Blokowy schemat pamięci
PAMIĘĆ RAM Pamięć służy do przechowania bitów. Do pamięci musi istnieć możliwość wpisania i odczytania danych. Bity, które są przechowywane pamięci pogrupowane są na komórki, z których każda przechowuje
Bardziej szczegółowoPL B BUP 26/ WUP 04/07 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11)194002 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 340855 (22) Data zgłoszenia: 16.06.2000 (51) Int.Cl. G01B 7/14 (2006.01)
Bardziej szczegółowoMAGISTRALA MODBUS W SIŁOWNIKU XSM Opis sterowania
DTR Załącznik nr 5 MAGISTRALA MODBUS W SIŁOWNIKU XSM Opis sterowania Wydanie 2 czerwiec 2012 r. 1 Załącznik nr 5 DTR Rys.1 Rozmieszczenie złączy i mikroprzełączników na płytce modułu MODBUS 1. Zasilenie
Bardziej szczegółowoPL B1. POLITECHNIKA WROCŁAWSKA, Wrocław, PL BUP 07/10. ZDZISŁAW NAWROCKI, Wrocław, PL DANIEL DUSZA, Inowrocław, PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 213448 (13) B1 (21) Numer zgłoszenia: 386136 (51) Int.Cl. H03H 11/16 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 23.09.2008
Bardziej szczegółowoPAMIĘCI. Część 1. Przygotował: Ryszard Kijanka
PAMIĘCI Część 1 Przygotował: Ryszard Kijanka WSTĘP Pamięci półprzewodnikowe są jednym z kluczowych elementów systemów cyfrowych. Służą do przechowywania informacji w postaci cyfrowej. Liczba informacji,
Bardziej szczegółowo(43)Zgłoszenie ogłoszono: BUP 24/98
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 182117 (13) B1 (2 1) Numer zgłoszenia: 319966 (51 ) IntCl7 G 11C 7/16 H02H 3/08 Urząd Patentowy (22) Data zgłoszenia: 14.05.1997 H03M 1/80 Rzeczypospolitej
Bardziej szczegółowoPL B1 (12) OPIS PATENTOWY (19) PL (11) (13) B1. (51) Int.Cl.5: G01R 27/02. (21) Numer zgłoszenia:
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 158969 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 275661 (22) Data zgłoszenia: 04.11.1988 (51) Int.Cl.5: G01R 27/02
Bardziej szczegółowoPodstawy techniki cyfrowej Układy wejścia-wyjścia. mgr inż. Bogdan Pietrzak ZSR CKP Świdwin
Podstawy techniki cyfrowej Układy wejścia-wyjścia mgr inż. Bogdan Pietrzak ZSR CKP Świdwin 1 Układem wejścia-wyjścia nazywamy układ elektroniczny pośredniczący w wymianie informacji pomiędzy procesorem
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne
Bardziej szczegółowoPL 181236 B1 (19) PL (11) 181236 (12) OPIS PATENTOWY (13) B1. (51) Int.Cl.7: G 06F 3 /1 2 G06K 15/02 G06F 17/60 G07G 1/12
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (21 ) Numer zgłoszenia: 3 1 6 4 8 2 (22) Data zgłoszenia- 1 1.1 0.1 9 9 6 (19) PL (11) 181236 (13) B1 (51) Int.Cl.7:
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 171947 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21)Numer zgłoszenia: 301401 (2)Data zgłoszenia: 08.12.1993 (5 1) IntCl6 H03F 3/72 H03K 5/04
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoBramki logiczne Podstawowe składniki wszystkich układów logicznych
Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości
Bardziej szczegółowoMikroprocesory i Mikrosterowniki Laboratorium
Laboratorium Ćwiczenie 4 Magistrala SPI Program ćwiczenia: konfiguracja transmisji danych między mikrokontrolerem a cyfrowym czujnikiem oraz sterownikiem wyświetlaczy 7-segmentowych przy użyciu magistrali
Bardziej szczegółowoLogiczny model komputera i działanie procesora. Część 1.
Logiczny model komputera i działanie procesora. Część 1. Klasyczny komputer o architekturze podanej przez von Neumana składa się z trzech podstawowych bloków: procesora pamięci operacyjnej urządzeń wejścia/wyjścia.
Bardziej szczegółowoArchitektura komputera
Architektura komputera Architektura systemu komputerowego O tym w jaki sposób komputer wykonuje program i uzyskuje dostęp do pamięci i danych, decyduje architektura systemu komputerowego. Określa ona sposób
Bardziej szczegółowoPrzetworniki cyfrowo analogowe oraz analogowo - cyfrowe
Przetworniki cyfrowo analogowe oraz analogowo - cyfrowe Przetworniki cyfrowo / analogowe W cyfrowych systemach pomiarowych często zachodzi konieczność zmiany sygnału cyfrowego na analogowy, np. w celu
Bardziej szczegółowo(13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1 RZECZPOSPOLITA POLSKA. (21) Numer zgłoszenia: (51) IntCl7 H02M 7/42
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 184340 (13) B1 (21) Numer zgłoszenia: 323484 (22) Data zgłoszenia: 03.12.1997 (51) IntCl7 H02M 7/42 (54)
Bardziej szczegółowoLABORATORIUM PROCESORY SYGNAŁOWE W AUTOMATYCE PRZEMYSŁOWEJ. Przetwornik ADC procesora sygnałowego F/C240 i DAC C240 EVM
LABORATORIUM PROCESORY SYGNAŁOWE W AUTOMATYCE PRZEMYSŁOWEJ Przetwornik ADC procesora sygnałowego F/C240 i DAC C240 EVM Strona 1 z 7 Opracował mgr inż. Jacek Lis (c) ZNE 2004 1.Budowa przetwornika ADC procesora
Bardziej szczegółowoPL B BUP 14/16
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 229798 (13) B1 (21) Numer zgłoszenia: 410735 (51) Int.Cl. G01R 19/00 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 22.12.2014
Bardziej szczegółowoPoniŜej zamieszczone są rysunki przedstawiane na wykładach z przedmiotu Peryferia Komputerowe. ELEKTRONICZNE UKŁADY CYFROWE
PoniŜej zamieszczone są rysunki przedstawiane na wykładach z przedmiotu Peryferia Komputerowe. ELEKTRONICZNE UKŁADY CYFROWE Podstawowymi bramkami logicznymi są układy stanowiące: - funktor typu AND (funkcja
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 175233 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 307218 (22) Data zgłoszenia: 13.02.1995 (51) Int.Cl.6: E05F 15/02
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11)
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 181834 (21) Numer zgłoszenia: 326385 (22) Data zgłoszenia: 30.10.1996 (86) Data i numer zgłoszenia międzynarodowego:
Bardziej szczegółowoOPIS PATENTOWY. Patent dodatkowy do patentu. Zgłoszono: (P ) Pierwszeństwo: Zgłoszenie ogłoszono:
POLSKA RZECZPOSPOLITA LUDOWA OPIS PATENTOWY 94798 Patent dodatkowy do patentu Zgłoszono: 13.04.74 (P. 170374) MKP G06f 9/06 URZĄD PATEflTOWY PRL Pierwszeństwo: Zgłoszenie ogłoszono: 02.06.75 Opis patentowy
Bardziej szczegółowoPL B1. GRZENIK ROMUALD, Rybnik, PL MOŁOŃ ZYGMUNT, Gliwice, PL BUP 17/14. ROMUALD GRZENIK, Rybnik, PL ZYGMUNT MOŁOŃ, Gliwice, PL
PL 223654 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 223654 (13) B1 (21) Numer zgłoszenia: 402767 (51) Int.Cl. G05F 1/10 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia:
Bardziej szczegółowo1. Cel ćwiczenia. 2. Podłączenia urządzeń zewnętrznych w sterowniku VersaMax Micro
1. Cel ćwiczenia Celem ćwiczenia jest zaprojektowanie sterowania układem pozycjonowania z wykorzystaniem sterownika VersaMax Micro oraz silnika krokowego. Do algorytmu pozycjonowania wykorzystać licznik
Bardziej szczegółowo(54) (12) OPIS PATENTOWY (19) PL (11) PL B1 (13) B1 H02J 3/12
(54) RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 181465 (21) Numer zgłoszenia: 324043 (22) Data zgłoszenia: 17.05.1996 (86) Data i numer zgłoszenia
Bardziej szczegółowoInstrukcja do ćwiczenia : Matryca komutacyjna
Instrukcja do ćwiczenia : Matryca komutacyjna 1. Wstęp Każdy kanał w systemach ze zwielokrotnieniem czasowym jest jednocześnie określany przez swoją współrzędną czasową T i współrzędną przestrzenną S.
Bardziej szczegółowoDyski półprzewodnikowe
Dyski półprzewodnikowe msata Złacze U.2 Komórka flash Komórka flash używa dwóch tranzystorów polowych. Jeden jest nazywany bramką sterującą (ang. control gate), drugi zaś bramką pływającą (ang. floating
Bardziej szczegółowoRZECZPOSPOLITAPOLSKA (12)OPIS PATENTOWY (19)PL (11) (13)B1
RZECZPOSPOLITAPOLSKA (12)OPIS PATENTOWY (19)PL (11)177192 (13)B1 (21)Numer zgłoszenia: 309529 Urząd Patentowy (22)Data Zgłoszenia: 0 4.07.1995 Rzeczypospolitej Polskiej (51) IntCl6. G 0 1N 3/56 G01N 19/02
Bardziej szczegółowoPL B1. AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE, Kraków, PL BUP 12/17
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 227914 (13) B1 (21) Numer zgłoszenia: 414972 (51) Int.Cl. G01R 15/04 (2006.01) G01R 1/18 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22)
Bardziej szczegółowo1. Poznanie właściwości i zasady działania rejestrów przesuwnych. 2. Poznanie właściwości i zasady działania liczników pierścieniowych.
Ćwiczenie 9 Rejestry przesuwne i liczniki pierścieniowe. Cel. Poznanie właściwości i zasady działania rejestrów przesuwnych.. Poznanie właściwości i zasady działania liczników pierścieniowych. Wprowadzenie.
Bardziej szczegółowoCzytnik kart magnetycznych
Czytnik kart magnetycznych Model M-08 do Dydaktycznego Systemu Mikroprocesorowego DSM-51 Instrukcja uŝytkowania Copyright 2007 by MicroMade All rights reserved Wszelkie prawa zastrzeŝone MicroMade Gałka
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowoUproszczony schemat blokowy konwertera analogowo-cyfrowego przedstawiony został na rys.1.
Dodatek D 1. Przetwornik analogowo-cyfrowy 1.1. Schemat blokowy Uproszczony schemat blokowy konwertera analogowo-cyfrowego przedstawiony został na rys.1. Rys. 1. Schemat blokowy przetwornika A/C Przetwornik
Bardziej szczegółowo(12)OPIS PATENTOWY (19)PL (11)186470
RZECZPOSPOLITA POLSKA (12)OPIS PATENTOWY (19)PL (11)186470 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia. 327773 (22) Data zgłoszenia- 29.07.1998 (13)B1 (51 ) IntCl7 G06F 13/14 H04M 11/06
Bardziej szczegółowoĆwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia
Ćwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia Poznanie zasad działania układów koderów. Budowanie koderów z podstawowych bramek logicznych i układu scalonego Czytanie schematów elektronicznych,
Bardziej szczegółowoKOMUTATOR MAGISTRALI WIDEO M2770
KOMUTATOR MAGISTRALI WIDEO M2770 INSTRUKCJA OBSŁUGI 01-905 Warszawa, ul. Renesansowa 7c tel. (22) 8346626 fax (22) 8353201 biuro@codi.pl www.codi.pl 1. Przeznaczenie komutatora. Komutator M2770 służy do
Bardziej szczegółowoRZECZPOSPOLITA (12) OPIS PATENTOWY (19) PL (11)
RZECZPOSPOLITA (12) OPIS PATENTOWY (19) PL (11) 161259 (13) B1 (21) Numer zgłoszenia: 282353 (51) IntCl5: G01R 13/00 Urząd Patentowy (22) Data zgłoszenia: 16.11.1989 Rzeczypospolitej Polskiej (54)Charakterograf
Bardziej szczegółowoPamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci. Ptc 2013/2014 13.12.2013
Pamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci półprzewodnikowe, Betty Prince, WNT Ptc 2013/2014 13.12.2013 Pamięci statyczne i dynamiczne Pamięci statyczne SRAM przechowywanie informacji
Bardziej szczegółowoPL B1. Instytut Automatyki Systemów Energetycznych,Wrocław,PL BUP 26/ WUP 08/09. Barbara Plackowska,Wrocław,PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 202961 (13) B1 (21) Numer zgłoszenia: 354738 (51) Int.Cl. G01F 23/14 (2006.01) F22B 37/78 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22)
Bardziej szczegółowo(12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP (96) Data i numer zgłoszenia patentu europejskiego:
RZECZPOSPOLITA POLSKA (12) TŁUMACZENIE PATENTU EUROPEJSKIEGO (19) PL (11) PL/EP 2224595 (96) Data i numer zgłoszenia patentu europejskiego: 10.02.2010 10001353.1 (13) (51) T3 Int.Cl. H03K 17/96 (2006.01)
Bardziej szczegółowo(13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1 G06F 12/16 G06F 1/30 H04M 1/64. (57)1. Układ podtrzymywania danych przy
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 175315 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 307287 (22) Data zgłoszenia: 15.02.1995 (51) IntCl6: H04M 1/64 G06F
Bardziej szczegółowoĆwiczenie 7 Matryca RGB
IMiO PW, LPTM, Ćwiczenie 7, Matryca RGB -1- Ćwiczenie 7 Matryca RGB IMiO PW, LPTM, Ćwiczenie 7, Matryca RGB -2-1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z inną oprócz RS - 232 formą szeregowej
Bardziej szczegółowoPL 217306 B1. AZO DIGITAL SPÓŁKA Z OGRANICZONĄ ODPOWIEDZIALNOŚCIĄ, Gdańsk, PL 27.09.2010 BUP 20/10. PIOTR ADAMOWICZ, Sopot, PL 31.07.
PL 217306 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 217306 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 387605 (22) Data zgłoszenia: 25.03.2009 (51) Int.Cl.
Bardziej szczegółowoProgramowanie w językach asemblera i C
Programowanie w językach asemblera i C Mariusz NOWAK Programowanie w językach asemblera i C (1) 1 Dodawanie dwóch liczb - program Napisać program, który zsumuje dwie liczby. Wynik dodawania należy wysłać
Bardziej szczegółowoKomunikacja RS485 - MODBUS
Komunikacja RS485 - MODBUS Zadajnik MG-ZT1 może komunikowad się z dowolnym urządzeniem nadrzędnym obsługującym protokół MODBUS - RTU na magistrali RS485. Uwaga: Parametry konfigurowane przez Modbus NIE
Bardziej szczegółowoParametryzacja przetworników analogowocyfrowych
Parametryzacja przetworników analogowocyfrowych wersja: 05.2015 1. Cel ćwiczenia Celem ćwiczenia jest zaprezentowanie istoty działania przetworników analogowo-cyfrowych (ADC analog-to-digital converter),
Bardziej szczegółowoUrządzenia zewnętrzne
Urządzenia zewnętrzne SZYNA ADRESOWA SZYNA DANYCH SZYNA STEROWANIA ZEGAR PROCESOR PAMIĘC UKŁADY WE/WY Centralna jednostka przetw arzająca (CPU) DANE PROGRAMY WYNIKI... URZ. ZEWN. MO NITORY, DRUKARKI, CZYTNIKI,...
Bardziej szczegółowoMagistrale na schematach
Magistrale na schematach Jeśli w projektowanym układzie występują sygnały składające się z kilku powiązanych ze sobą logicznie linii (na przykład liczby wielobitowe) wskazane jest używanie magistrali (Bus).
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 175293 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 306266 (22) Data zgłoszenia: 12.12.1994 (51) IntCl6: G01R 31/08 (54)
Bardziej szczegółowoPL B1. AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE, Kraków, PL BUP 14/12
PL 218560 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 218560 (13) B1 (21) Numer zgłoszenia: 393408 (51) Int.Cl. H03F 3/18 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia:
Bardziej szczegółowoKanał automatyki układy wyjściowe
Kanał automatyki układy wyjściowe Andrzej URBANIAK Kanał automatyki układy wyjściowe (1) Głównym elementem struktury komputerowego systemu sterowania jest kanał automatyki. Na omówienie kanału automatyki
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 173831 (13) B1 (21) Numer zgłoszenia: 304562 Urząd Patentowy (22) Data zgłoszenia: 03.08.1994 Rzeczypospolitej Polskiej (51) IntCl6: G01R 31/26 (54)
Bardziej szczegółowoFAQ: 00000041/PL Data: 09/06/2012. Zastosowanie zmiennych Raw Data Type WinCC v7.0
Zmienne typu Raw Data są typem danych surowych nieprzetworzonych. Ten typ danych daje użytkownikowi możliwość przesyłania do oraz z WinCC dużych ilości danych odpowiednio 208 bajtów dla sterowników serii
Bardziej szczegółowoInstrukcja integracji urządzenia na magistrali Modbus RTU. wersja 1.1
Instrukcja integracji urządzenia na magistrali Modbus RTU wersja 1.1 1. Wyprowadzenia Rysunek 1: Widok wyprowadzeń urządzenia. Listwa zaciskowa J3 - linia B RS 485 linia A RS 485 masa RS 485 Tabela 1.
Bardziej szczegółowoPL B1. POLITECHNIKA OPOLSKA, Opole, PL BUP 05/19. RYSZARD KOPKA, Opole, PL WIESŁAW TARCZYŃSKI, Opole, PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 232570 (13) B1 (21) Numer zgłoszenia: 425810 (51) Int.Cl. H02J 15/00 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 04.06.2018
Bardziej szczegółowoSamodzielnie wykonaj następujące operacje: 13 / 2 = 30 / 5 = 73 / 15 = 15 / 23 = 13 % 2 = 30 % 5 = 73 % 15 = 15 % 23 =
Systemy liczbowe Dla każdej liczby naturalnej x Î N oraz liczby naturalnej p >= 2 istnieją jednoznacznie wyznaczone: liczba n Î N oraz ciąg cyfr c 0, c 1,..., c n-1 (gdzie ck Î {0, 1,..., p - 1}) taki,
Bardziej szczegółowoMikroprocesory i Mikrosterowniki Magistrala szeregowa I2C / TWI Inter-Integrated Circuit Two Wire Interface
Mikroprocesory i Mikrosterowniki Magistrala szeregowa I2C / TWI Inter-Integrated Circuit Two Wire Interface Wydział Elektroniki Mikrosystemów i Fotoniki dr inż. Piotr Markowski Na prawach rękopisu. Na
Bardziej szczegółowoPL B1. Sposób i układ sterowania przemiennika częstotliwości z falownikiem prądu zasilającego silnik indukcyjny
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 199628 (13) B1 (21) Numer zgłoszenia: 367654 (51) Int.Cl. H02P 27/04 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 04.05.2004
Bardziej szczegółowoDodatek B. Zasady komunikacji z otoczeniem w typowych systemach komputerowych
Dodatek B. Zasady komunikacji z otoczeniem w typowych systemach komputerowych B.1. Dostęp do urządzeń komunikacyjnych Sterowniki urządzeń zewnętrznych widziane są przez procesor jako zestawy rejestrów
Bardziej szczegółowoProgramator układów HCS
Układy serii HCS. PROGRAMATOR HCS 200 HCS300 HCS 301 HCS 500 UKŁADÓW HCS NIE MOŻNA ODCZYTAĆ! żadnym programatorem, układy są zabezpieczone przed odczytem na etapie programowania. Układy serii HCS to enkodery
Bardziej szczegółowo