Uproszczony schemat blokowy konwertera analogowo-cyfrowego przedstawiony został na rys.1.

Transkrypt

1 Dodatek D 1. Przetwornik analogowo-cyfrowy 1.1. Schemat blokowy Uproszczony schemat blokowy konwertera analogowo-cyfrowego przedstawiony został na rys.1. Rys. 1. Schemat blokowy przetwornika A/C Przetwornik posiada rozdzielczość 10 bitów, przy całkowitej dokładności ±2 LSB.

2 1.2. Opis działania Przetwornik realizuje 10-bitową konwersję sygnału wejściowego, pochodzącego z wyjścia 8- kanałowego multipleksera podłączonego do Portu F mikrokontrolera. Sygnał wejściowy może być niesymetryczny (podawany bezpośrednio z linii portu F) lub różnicowy, wykorzystujący jedną z 16 kombinacji par linii portu F. Dla dwu takich kombinacji (ADC1/ADC0 i ADC3/ADC2) możliwe jest zastosowanie dodatkowego wzmacniacza wejściowego o regulowanym wzmocnieniu 0 db, 20 db lub 46 db. W przetworniku zastosowano układ próbkująco-pamiętający, który zapewnia niezmienność sygnału podczas przetwarzania. Przetwornik może wykorzystywać zewnętrzne napięcie odniesienia (równe napięciu zasilania) lub wewnętrzne: 2,56 V. Dla sygnału niesymetrycznego minimalna wartość napięcia wejściowego wynosi 0 V, a maksymalna jest równa napięciu odniesienia pomniejszonemu o wartość LSB. Linie wejściowe wybierane są za pomocą odpowiednich bitów w rejestrze ADMUX. Aktywacja układu przetwornika obywa się przez ustawienie bitu ADEN w rejestrze ADCSRA w stan wysoki. 10-bitowy wynik przetwarzania pojawia się w 16-bitowym rejestrze ADC, dostępnym jako 8- bitowe rejestry ADCL (odczytywany jako pierwszy!) i ADCH. W zależności od ustawienia bitu ADLAR w rejestrze ADMUX, wynik może być przesunięty w lewo (ADLAR = 1) lub w prawo (ustawienie domyślne). Jeżeli wynik jest przesunięty w lewo i interesuje nas jedynie jego 8 starszych bitów, wystarczy odczytywać rejestr ADCH. Proces przetwarzania może zostać uruchomiony przez ustawienie bitu ADSC w rejestrze ADCSRA (normalny tryb pracy), lub może być powtarzany automatycznie, po ustawieniu bitu ADFR w tym rejestrze. Zakończenie procesu przetwarzania sygnalizowane jest za pomocą ustawienia flagi ADIF (rejestr ADCSRA) i ewentualnie wywołania przerwania wewnętrznego (maskowanego bitem ADIE w rejestrze ADCSRA). Przy normalnym trybie pracy jednocześnie zerowany jest bit ADSC. Takt przetwarzania (dzielnik sygnału zegara systemowego sterowany jest bitami ADPS0.. ADPS2 rejestru ADCSRA) powinien być w granicach khz. Pierwsze przetwarzanie wymaga 25 cykli, natomiast kolejne wymagają jedynie 13 cykli sygnału taktującego. Sygnał wejściowy jest zatrzaskiwany po 1,5 cyklu (przy pierwszym przetwarzaniu po 13,5 cyklu). Przebiegi występujące w procesie przetwarzania przedstawiono na rys. 2 i 3. Rys. 2. Pierwsze przetwarzanie

3 Wynik przetwarzania dla wejścia niesymetrycznego można określić na podstawie wzoru: VIN 1024 ADC = V REF gdzie VIN jest napięciem na wybranym wejściu, a VREF jest napięciem odniesienia. Wynik jest liczbą całkowitą dodatnią, w zakresie 0x000 (0) do 0x3FF (1023). Rys. 3. Przebiegi podczas kolejnych procesów przetwarzania. W przypadku, gdy napięcie wejściowe podawane jest różnicowo między parę końcówek, wynik przetwarzania określony jest wzorem: ( VPOS VNEG ) GAIN 512 ADC = V REF gdzie VPOS i VNEG są napięciami na końcówkach wejściowych, a GAIN jest wybranym współczynnikiem wzmocnienia. Wynik jest liczbą zapisaną w postaci uzupełnionej do 2, w zakresie od 0x200 (-512) do 0x1FF (511) Rejestry Rejestr multipleksera ADMUX Nr bitu Wartość początkowa REFS1 REFS0 ADLAR MUX4 MUX3 MUX2 MUX1 MUX0 Wybór źródła napięcia odniesienia REFS1 REFS0 Źródło napięcia 0 0 AREF, źródło wewn. wyłączone 0 1 AVCC, na AREF kond. odsprzęgający R/W R/W R/W R/W R/W R/W R/W R/W Wewn. 2,56 V, na AREF kond. odsprzęgający

4 Wybór źródła sygnału wejściowego MUX4..0 V IN V POS V NEG GAIN ADC ADC ADC ADC ADC ADC ADC ADC ADC0 ADC0 20 db ADC1 ADC0 20 db ADC0 ADC0 46 db ADC1 ADC0 46 db ADC2 ADC2 20 db ADC3 ADC2 20 db ADC2 ADC2 46 db ADC3 ADC2 46 db ADC0 ADC1 0 db ADC1 ADC1 0 db ADC2 ADC1 0 db ADC3 ADC1 0 db ADC4 ADC1 0 db ADC5 ADC1 0 db ADC6 ADC1 0 db ADC7 ADC1 0 db ADC0 ADC2 0 db ADC1 ADC2 0 db ADC2 ADC2 0 db ADC3 ADC2 0 db ADC4 ADC2 0 db ADC5 ADC2 0 db ,23 V (V BG ) V (GND)

5 Rejestr sterowania i statusu ADCSRA Wybór dzielnika preskalera: ADPS2 ADPS1 ADPS0 Dzielnik Rejestr danych ADCH i ADCL Zawartość rejestru ADC jest odświeżana po odczytaniu starszej części (ADCH).