PL B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) (13) B1. (21) Numer zgłoszenia: (51) IntCl5: H03K 21/00 H03L 7/181
|
|
- Klaudia Maciejewska
- 6 lat temu
- Przeglądów:
Transkrypt
1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) (13) B1 Urząd Patentowy R zeczypospolitej Polskiej (21) Numer zgłoszenia: (22) D ata zgłoszenia: (51) IntCl5: H03K 21/00 H03L 7/181 (54)Programowalny dzielnik częstotliwości (73)U p raw n iony z p a ten tu : Instytut Łączności, Warszawa, P L (43) Z głoszen ie ogłoszono: (72) T w órcy w ynalazku: BU P 14/90 Aleksander Orłowski, Warszawa, P L (45)O u d zielen iu p a te n tu ogłoszono: W U P 02/92 PL B1 Program ow alny dzielnik częstotliwości zbudow any 5 7 ) z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu w artości początkowej podaje się jednocześnie na wejścia ustaw iające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (B1) pierwszego licznika rewersyjnego (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustaw iania asynchronicznego tego przerzutnika (S4) połączone jest z trzem a wejściami ustawiającym i (S 1, S2, S3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q 4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natom iast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (W E) dzielnika częstotliw ości, a jego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuw ny (6) jest rejestrem typu S IS O... fig 1
2 Program ow alny dzielnik częstotliw ości Zastrzeżenie patentowe Program owalny dzielnik częstotliwości zbudowany z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (B1) pierwszego licznika rewersyjnego (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustaw iania asynchronicznego tego przerzutnika (S4) połączone jest z trzema wejściami ustawiającymi (S1, S2, S3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natom iast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (WE) dzielnika częstotliwości, a jego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuwny (6) jest rejestrem typu SISO i ma wejście danych (D6) połączone z wyjściem przeniesienia (B3) trzeciego licznika rewersyjnego (3), a wejście zegarowe licznika rewersyjnego (C6) połączone z wejściem (WE) dzielnika częstotliwości, natomiast wyjście (Q6) rejestru przesuwnego (6) jest połączone z trzem a wejściami ustawiającymi (S1, S2, S3) trzech liczników rewersyjnych (1, 2, 3) i jednocześnie z wejściem ustawiającym (S4) pierwszego przerzutnika (4) typu D, ponadto w układzie znajduje się przerzutnik (7) typu RS, którego jedno wejście ustawiające (S7) sterowane jest z wyjścia przeniesienia (B3) trzeciego licznika rewersyjnego (3), a drugie wejście zerujące (R7) jest połączone z wyjściem prostym (Q6) rejestru przesuwnego (6), natom iast wyjście proste (Q7) przerzutnika RS (7) stanow i wyjście (WY) p rogram owalnego dzielnika częstotliwości. * * * W ynalazek dotyczy program ow alnego dzielnika częstotliwości, zbudow anego przy wykorzystaniu binarnych scalonych liczników 4-bitowych TTL, znajdującego zastosowanie w syntezerach częstotliwości z pętlą fazową, w przypadku gdy wymaga się, aby graniczna częstotliwość układu program ow alnego dzielnika zestawionego z kilku (trzech) liczników była zbliżona do granicznej częstotliwości pojedynczego licznika tj. wynosiła ponad 20 M Hz, a jednocześnie wymaga się, aby czas trw ania impulsu wytworzonego na wyjściu układu wynosił co najmniej 100 ns w całym zakresie częstotliwości. W powszechnie znanych i stosowanych układach program owalnych dzielników częstotliwości zbudow anych, przy w ykorzystaniu na przykład trzech scalonych 4-bitowych rew ersyjnych liczników binarnych 74 LS 193, wejściem układu jest wejście zegarowe pierwszego licznika. Wyjście przeniesienia pierwszego licznika jest połączone bezpośrednio z wejściem zegarowym drugiego licznika i analogicznie wyjście przeniesienia drugiego licznika jest bezpośrednio połączone z wejściem zegarowym trzeciego licznika. Wyjście przeniesienia trzeciego licznika jest połączone z wejściami ustaw iania stanu początkow ego wszystkich (trzech) liczników i jest jednocześnie wyjściem układu program ow alnego dzielnika częstotliwości. W łasności tego układu oraz zasadę działania opisaną w artykule M odulo N counter speed opublikow anym przez O. R. Buhlera w czasopiśmie Electronic Design v. 6 (1978) m arch 15 s Na skutek opóźnień wnoszonych przez poszczególne liczniki gw arantow ana częstotliwość graniczna program ow alnego dzielnika częstotliwości jest 4 5 krotnie niższa niż częstotliwość graniczna pojedynczego licznika. Na wyjściu układu występuje negowany impuls szpilkowy, którego czas trw ania jest częścią okresu przebiegu wejściowego.
3 W innym, znanym z polskiego opisu patentowego nr układzie program ow alnego dzielnika częstotliwości, zbudowanym przy wykorzystaniu rewersyjnych liczników binarnych, tego samego typu, wejście zegarowe pierwszego licznika połączone jest z wejściem program ow alnego dzielnika częstotliwości, zaś wejście zegarowe drugiego licznika połączone jest z jednym z wyjść binarnych pierwszego licznika. Wyjście przeniesienia drugiego licznika połączone jest z wejściem zegarowym trzeciego licznika. Wyjście przeniesienia trzeciego licznika i jednocześnie inne wyjście binarne pierwszego licznika sterują specjalny układ nazwany generatorem impulsu zapisu. Układ ten ma trzecie wejście połączone z wejściem programowalnego dzielnika częstotliwości i sterowane wejściowym przebiegiem zegarowym. Wyjście generatora zapisu steruje wejściami nastawiania wszystkich liczników. Jednocześnie z innego wyjścia tego g en erato ra uzyskuje się im pulsy wyjściowe program ow alne dzielnika częstotliwości. G enerator zapisu składa się z przerzutnika typu JK i czterech przerzutników typu D połączonych jako rejestr przesuw ny ze sprzężeniam i wew nętrznymi, w którym pierwszy i drugi przerzutnik są asynchronicznie ustawiane. Na wyjściu układu uzyskuje się przebiegi o czasie trw ania równym dwom okresom przebiegu sterującego. A więc przy częstotliwości wejściowej rzędu 20 M Hz uzyskuje się impulsy o czasie trw ania około 100 ns tj. na granicy możliwości wysterowania dalszych stopni układu, zbudow anych z układów CMOS serii D o zestawienia układu należy użyć oprócz trzech scalonych liczników binarnych TTL co najmniej jeszcze trzy pom ocnicze układy TTL średniej skali integracji, a mianowicie: przerzutnik typu JK, oraz dwa podwójne przerzutniki typu D z odstępnymi wejściami ustawiającymi. W konsekwencji wejście układu program owalnego dzielnika, dla źródła sygnału, jest rów noważne obciążeniu 13 standardowym i jednostkowymi TTL i nie może być wysterowane z wyjścia pojedynczej standardow ej bram ki. P rogram ow alny dzielnik częstotliw ości zbudowany z trzech rew ersyjnych liczników b in arnych średniej skali integracji, rejestru przesuwnego i przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników rewersyjnych, w układzie według wynalazku charakteryzujące się tym, że pierwszy przerzutnik typu D ma wejście danych połączone z wyjściem przeniesienia pierwszego licznika rewersyjnego. Wejście ustawiania asynchronicznego tego przerzutnika połączone jest z trzem a wejściami ustaw iania wartości początkowej wszystkich trzech liczników rewersyjnych, a wyjście proste pierwszego przerzutnika typu D połączone jest z wejściem zegarowym drugiego licznika rewersyjnego. D rugi przerzutnik typu D m a wejście danych połączone z wyjściem przeniesienia drugiego licznika rewersyjnego, wyjście proste połączone z wejściem zegarowym trzeciego licznika rewersyjnego. Z kolei rejestr przesuwny jest rejestrem typu SISO (z szeregowym wejściem i szeregowym wyjściem), a jego wejście danych jest połączone z wyjściem przeniesienia trzeciego licznika rewersyjnego, zaś wyjście p o łączone jest z wejściami ustaw iającym i wszystkich liczników rew ersyjnych oraz z wejściem asynchronicznego ustaw iania pierwszego przerzutnika typu D. Wejścia zegarowe obu przerzutników typu D, oraz wejście zegarowe rejestru przesuwnego są połączone z wejściem WE program owalnego dzielnika częstotliwości. Prócz tego w układzie znajduje się przerzutnik typu RS, którego pierwsze wejście ustawiające jest sterowane z wyjścia przeniesienia trzeciego licznika rewersyjnego, a drugie wejście zerujące jest sterowane z wyjścia rejestru przesuwnego. Wyjście proste tego przerzutnika jest wyjściem WY program ow alnego dzielnika częstotliwości. Przez zastosowanie nowej struktury połączeń uzyskuje się założone param etry program ow alnego dzielnika częstotliwości. Jego częstotliwość graniczna jest zbliżona do granicznej częstotliwości pojedynczego licznika rewersyjnego. Czas trw ania im pulsu wyjściowego dzielnika jest określony przez n-liczbę bitów przesuwnego i jest n-tą wielokrotnością okresu przebiegu sterującego wejście dzielnika. Przedm iot wynalazku jest pokazany w przykładzie w ykonania na rysunku, na którym fig. 1 przedstawia schemat ideowy, natom iast fig. 2 - zależności czasowe pomiędzy przebiegam i we wskazanych punktach układu, występujące wtedy, gdy liczniki osiągają stan zero, a następnie zostaną ustawione ponownie do stanu początkowego N. Program owalny dzielnik częstotliwości jest zbudowany z trzech rewersyjnych liczników binarnych 1, 2, 3, dwóch przerzutników 4, 5 typu D, rejestru przesuw nego 6 typu SISO
4 (z szeregowym wejściem i szeregowym wyjściem) zestawionego z przerzutników typu D oraz asynchronicznego przerzutnika 7 typu RS. Wejście WE program owalnego dzielnika jest połączone z wejściem zegarowym C l pierwszego licznika rewersyjnego 1, ale jednocześnie z wejściem zegarowym C4 pierwszego przerzutnika typu D, wejściem zegarowym C5 drugiego przerzutnika typu D i wspólnym wejściem zegarowym C6 przerzutników tworzących rejestr przesuwny 7. Stan początkowy liczników N podawany jest w postaci trzech liczb czterobitowych: K3-KO nastawionej na wejściach pierwszego licznika rewersyjnego 1, K7-K4 nastawionej na wejściach drugiego licznika rewersyjnego 2, oraz K11-K8 nastawionej na wejściach trzeciego licznika rewersyjnego 3. Wejścia wpisu wartości początkowej, odpowiednio S 1, S2, S3 wszystkich liczników rewersyjnych są połączone razem z wejściem ustawiającym S4 pierwszego przerzutnika 4 typu D i z wyjściem prostym Q6 rejestru przesuwnego 6. Wejście danych D4 pierwszego przerzutnika 4 typu D jest połączone z wyjściem przeniesienia B1 pierwszego licznika rewersyjnego 1, a wyjście proste Q4 pierwszego przerzutnika 4 typu D sterują wejściem zegarowym C2 drugiego licznika rewersyjnego 2. Analogicznie wejście danych D5 drugiego przerzutnika 5 typu D jest połączone z wyjściem przeniesienia B2 drugiego licznika rewersyjnego 2, a wyjście proste Q5 tego przerzutnika 5 steruje wejściem zegarowym C3 trzeciego licznika rewersyjnego 3. Wejście danych D6 rejestru przesuwnego 6 jest połączone z wyjściem przeniesienia B3 trzeciego licznika rewersyjnego 3, a wyjście Q6 rejestru przesuwnego 7 oprócz wymienionego już połączenia z wejściami ustawiającymi trzech liczników rewersyjnych 1, 2, 3 ma połączenie z wejściem zerującym R7 asynchronicznego przerzutnika 7 typu RS. Natom iast wejście ustawiania S7 tego przerzutnika 7 jest połączone z wyjściem przeniesienia B3 trzeciego licznika rewersyjnego 3. Wyjście proste Q7 przerzutnika 7 typu RS jest wyjściem WY program owalnego dzielnika częstotliwości. W korzystnym, ze względu na liczbę użytych elem entów scalonych, wariancie program ow alnego dzielnika częstotliwości można zastosować, oprócz trzech liczników np. typu 74LS193, podwójny przerzutnik typu D z dostępnymi wejściami asynchronicznego ustawienia i zerowania np. typu 74LS74 oraz sześciobitowy rejestr z przerzutnikami typu D o wspólnym buforowanym wejściu zegarowym np. typu 74LS74. Elementy te łączy się w ten sposób, aby jako pierwszy przerzutnik typu D oraz przerzutnik asynchroniczny 7 typu RS wykorzystać połówki układu 74LS74. Natom iast jako drugi przerzutnik 5 typu D oraz pięciobitowy rejestr przesuwny 7 użyć przerzutniki zawarte w układzie 74LS174. Przy tym wejście zegarowe C5 drugiego przerzutnika 5 typu D oraz wejście zegarowe C6 rejestru przesuwnego 6 są umiejscowione jako jedno wspólne wejście zegarowe tego układu scalonego 74LS174. Przy zastosowaniu wymienionych układów scalonych wejście WE program owalnego dzielnika częstotliwości jest równoważne obciążeniu źródła sygnału ośmioma bram kam i, co umożliwia wysterowanie go z wyjścia pojedynczej bram ki serii 74LS... Po ustawieniu liczników w stan początkowy N (fig. 2), gdzie N jest liczbą mniejszą lub rów ną 2^12-1, każdy podany na wejście WE program owalnego dzielnika impuls powoduje zmniejszenie stanu liczników rewersyjnych o jeden. Z opóźnieniem t L wynikającym z czasu propagacji przebiegu zegarowego przez pierwszy licznik rewersyjny 1 niski stan na jego wejściu zegarowym C1 jest przenoszony na wyjście B1. Stan wejścia danych D4 pierwszego przerztunika 4 typu D jest próbkow any narastającym zboczem przebiegu na wejściu zegarowym C4. W efekcie na wyjściu prostym Q4 tego przerzutnika 4 powstaje negowany impuls o szerokości T jednego okresu przebiegu zegarowego. Zbocza tego impulsu z powodu prostej struktury wewnętrznej przerzutnika D m ają opóźnienie mniejsze od t L. Negowany impuls z wejścia zegarowego C2 drugiego licznika rewersyjnego 2 przenoszony jest na jego wyjście B2 oczywiście z opóźnieniem tl w stosunku do przebiegu wejściowego. Na wejściu prostym Q5 drugiego przerzutnika 5 typu D negowany im puls wyjściowy jest wprawdzie opóźniony znów o jeden cykl zegarowy ale jego opóźnienie względem narastającego zbocza przebiegu zegarowego jest mniejsze od tl. Analogicznie trzeci licznik rewersyjny 3 opóźnia negowany impuls sterujący o tl, a przebieg na jego wyjściu B3 przechodząc do stanu niskiego ustawia w stan wysoki wyjście proste Q 7 asynchronicznego przerzutnika 7 typu RS. Synchronizow any względem przebiegu zegarowego i opóźniany za pom ocą rejestru przesuwnego 6 negowany impuls przeniesienia z wyjścia B3 trzeciego licznika 3 pojaw ia się na wyjściu Q 6 pięciobitow ego rejestru przesuwnego 6
5 z opóźnieniem pięciu cykli zegarowych w stosunku do jego wejścia danych D6. Pojawienie się stanu niskiego na wyjściu Q6 rejestru przesuwnego 6 zeruje asynchroniczny przerzutnik 7 typu RS, skutkiem czego impuls na wyjściu WY układu program owalnego dzielnika częstotliwości ma czas trw ania zbliżony do 5T tj. pięciu okresów przebiegu sterującego dzielnikiem. Jednocześnie impuls wyjściowy rejestru przesuwnego 6 podaw any jest na wejścia ustawiające S 1, S2, S3 wszystkich liczników, na wejście ustawiające S4 pierwszego przerzutnika typu D, a skutkiem tego jest wpisanie stanu początkowego N do tych liczników i ustawienie tego przerzutnika w stanie wysokim. W arunkiem rozpoczęcia odliczania jest przywrócenie stanu wysokiego na wymienionych wejściach ustawiających liczników pierwszego, drugiego i trzeciego 1, 2, 3 oraz pierwszego przerzutnika 4. Stopień podziału częstotliwości program owalnego dzielnika wynosi (N X 8 )/1.
6 fig. 1 fig. 2 Zakład Wydawnictw UP RP. Nakład 90 egz. Cena 5000 zł.
H03K 3/86 (13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1 RZECZPO SPO LITA POLSKA. (21) Numer zgłoszenia:
RZECZPO SPO LITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 173599 (13) B1 (21) Numer zgłoszenia: 304553 (22) Data zgłoszenia: 04.08.1994 (51) IntCl6: H03K 3/86 (
Bardziej szczegółowodwójkę liczącą Licznikiem Podział liczników:
1. Dwójka licząca Przerzutnik typu D łatwo jest przekształcić w przerzutnik typu T i zrealizować dzielnik modulo 2 - tzw. dwójkę liczącą. W tym celu wystarczy połączyć wyjście zanegowane Q z wejściem D.
Bardziej szczegółowoCyfrowe Elementy Automatyki. Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem
Cyfrowe Elementy Automatyki Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów,
Bardziej szczegółowoProjekt z przedmiotu Systemy akwizycji i przesyłania informacji. Temat pracy: Licznik binarny zliczający do 10.
Projekt z przedmiotu Systemy akwizycji i przesyłania informacji Temat pracy: Licznik binarny zliczający do 10. Andrzej Kuś Aleksander Matusz Prowadzący: dr inż. Adam Stadler Układy cyfrowe przetwarzają
Bardziej szczegółowoZapoznanie się z podstawowymi strukturami liczników asynchronicznych szeregowych modulo N, zliczających w przód i w tył oraz zasadą ich działania.
Badanie liczników asynchronicznych - Ćwiczenie 4 1. el ćwiczenia Zapoznanie się z podstawowymi strukturami liczników asynchronicznych szeregowych modulo N, zliczających w przód i w tył oraz zasadą ich
Bardziej szczegółowo1. Poznanie właściwości i zasady działania rejestrów przesuwnych. 2. Poznanie właściwości i zasady działania liczników pierścieniowych.
Ćwiczenie 9 Rejestry przesuwne i liczniki pierścieniowe. Cel. Poznanie właściwości i zasady działania rejestrów przesuwnych.. Poznanie właściwości i zasady działania liczników pierścieniowych. Wprowadzenie.
Bardziej szczegółowof we DZIELNIKI I PODZIELNIKI CZĘSTOTLIWOŚCI Dzielnik częstotliwości: układ dający impuls na wyjściu co P impulsów na wejściu
DZIELNIKI I PODZIELNIKI CZĘSTOTLIWOŚCI Dzielnik częstotliwości: układ dający impuls na wyjściu co P impulsów na wejściu f wy f P Podzielnik częstotliwości: układ, który na każde p impulsów na wejściu daje
Bardziej szczegółowo(13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1 RZECZPOSPOLITA POLSKA. (21) Numer zgłoszenia: (51) IntCl7 H02M 7/42
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 184340 (13) B1 (21) Numer zgłoszenia: 323484 (22) Data zgłoszenia: 03.12.1997 (51) IntCl7 H02M 7/42 (54)
Bardziej szczegółowoPodstawy Techniki Cyfrowej Liczniki scalone
Podstawy Techniki Cyfrowej Liczniki scalone Liczniki scalone są budowane zarówno jako asynchroniczne (szeregowe) lub jako synchroniczne (równoległe). W liczniku równoległym sygnał zegarowy jest doprowadzony
Bardziej szczegółowoPRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające
PRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające Zapamiętywanie wartości wybranych zmiennych binarnych, jak również sekwencji tych wartości odbywa się w układach
Bardziej szczegółowoLICZNIKI Liczniki scalone serii 749x
LABOATOIUM PODSTAWY ELEKTONIKI LICZNIKI Liczniki scalone serii 749x Cel ćwiczenia Zapoznanie się z budową i zasadą działania liczników synchronicznych i asynchronicznych. Poznanie liczników dodających
Bardziej szczegółowoĆw. 7: Układy sekwencyjne
Ćw. 7: Układy sekwencyjne Wstęp Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną następujące układy
Bardziej szczegółowoLABORATORIUM PODSTAWY ELEKTRONIKI REJESTRY
LABORATORIUM PODSTAWY ELEKTRONIKI REJESTRY Cel ćwiczenia Zapoznanie się z budową i zasadą działania rejestrów cyfrowych wykonanych w ramach TTL. Zestawienie przyrządów i połączenie rejestru by otrzymać
Bardziej szczegółowoU 2 B 1 C 1 =10nF. C 2 =10nF
Dynamiczne badanie przerzutników - Ćwiczenie 3. el ćwiczenia Zapoznanie się z budową i działaniem przerzutnika astabilnego (multiwibratora) wykonanego w technice TTL oraz zapoznanie się z działaniem przerzutnika
Bardziej szczegółowoLICZNIKI PODZIAŁ I PARAMETRY
LICZNIKI PODZIAŁ I PARAMETRY Licznik jest układem służącym do zliczania impulsów zerojedynkowych oraz zapamiętywania ich liczby. Zależnie od liczby n przerzutników wchodzących w skład licznika pojemność
Bardziej szczegółowoLABORATORIUM ELEKTRONIKI I TEORII OBWODÓW
POLITECHNIKA POZNAŃSKA FILIA W PILE LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW numer ćwiczenia: data wykonania ćwiczenia: data oddania sprawozdania: OCENA: 6 21.11.2002 28.11.2002 tytuł ćwiczenia: wykonawcy:
Bardziej szczegółowoPodstawowe elementy układów cyfrowych układy sekwencyjne. Rafał Walkowiak
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak 3.12.2015 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące funkcje
Bardziej szczegółowoCzęść 3. Układy sekwencyjne. Układy sekwencyjne i układy iteracyjne - grafy stanów TCiM Wydział EAIiIB Katedra EiASPE 1
Część 3 Układy sekwencyjne Układy sekwencyjne i układy iteracyjne - grafy stanów 18.11.2017 TCiM Wydział EAIiIB Katedra EiASPE 1 Układ cyfrowy - przypomnienie Podstawowe informacje x 1 x 2 Układ cyfrowy
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych
Bardziej szczegółowoRZECZPOSPOLITA (12) OPIS PATENTOWY (19) PL (11)
RZECZPOSPOLITA (12) OPIS PATENTOWY (19) PL (11) 161259 (13) B1 (21) Numer zgłoszenia: 282353 (51) IntCl5: G01R 13/00 Urząd Patentowy (22) Data zgłoszenia: 16.11.1989 Rzeczypospolitej Polskiej (54)Charakterograf
Bardziej szczegółowoStatyczne i dynamiczne badanie przerzutników - ćwiczenie 2
tatyczne i dynamiczne badanie przerzutników - ćwiczenie 2. Cel ćwiczenia Zapoznanie się z podstawowymi strukturami przerzutników w wersji TTL realizowanymi przy wykorzystaniu bramek logicznych NAND oraz
Bardziej szczegółowoPL B1. GRZENIK ROMUALD, Rybnik, PL MOŁOŃ ZYGMUNT, Gliwice, PL BUP 17/14. ROMUALD GRZENIK, Rybnik, PL ZYGMUNT MOŁOŃ, Gliwice, PL
PL 223654 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 223654 (13) B1 (21) Numer zgłoszenia: 402767 (51) Int.Cl. G05F 1/10 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia:
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoPodstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja 0.1 29.10.2013 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące
Bardziej szczegółowoUkłady sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).
Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów
Bardziej szczegółowoBadanie układów średniej skali integracji - ćwiczenie Cel ćwiczenia. 2. Wykaz przyrządów i elementów: 3. Przedmiot badań
adanie układów średniej skali integracji - ćwiczenie 6. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi układami SSI (Średniej Skali Integracji). Przed wykonaniem ćwiczenia należy zapoznać
Bardziej szczegółowoCyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
Bardziej szczegółowo(13) B1 PL B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) fig. 1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 176527 (13) B1 ( 2 1) Numer zgłoszenia: 308212 Urząd Patentowy (22) Data zgłoszenia: 18.04.1995 Rzeczypospolitej Polskiej (51) IntCl6: G05B 11/12
Bardziej szczegółowoPrzerzutnik ma pewną liczbę wejść i z reguły dwa wyjścia.
Kilka informacji o przerzutnikach Jaki układ elektroniczny nazywa się przerzutnikiem? Przerzutnikiem bistabilnym jest nazywany układ elektroniczny, charakteryzujący się istnieniem dwóch stanów wyróżnionych
Bardziej szczegółowoPlan wykładu. Architektura systemów komputerowych. Cezary Bolek
Architektura systemów komputerowych Poziom układów logicznych. Układy sekwencyjne Cezary Bolek Katedra Informatyki Plan wykładu Układy sekwencyjne Synchroniczność, asynchroniczność Zatrzaski Przerzutniki
Bardziej szczegółowoPL B1. Akademia Górniczo-Hutnicza im. St. Staszica,Kraków,PL BUP 19/03
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 198698 (13) B1 (21) Numer zgłoszenia: 352734 (51) Int.Cl. H05B 6/06 (2006.01) H02M 1/08 (2007.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data
Bardziej szczegółowoAutomatyzacja i robotyzacja procesów produkcyjnych
Automatyzacja i robotyzacja procesów produkcyjnych Instrukcja laboratoryjna Technika cyfrowa Opracował: mgr inż. Krzysztof Bodzek Cel ćwiczenia. Celem ćwiczenia jest zapoznanie studenta z zapisem liczb
Bardziej szczegółowo(12) OPIS PATENTOWY (19)PL (11) 172082 (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11) 172082 (13) B1 (21) Numer zgłoszenia: 300168 (51) IntCl6: G07G 1/12 Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 19.08.1993 (54)
Bardziej szczegółowoUKŁADY SEKWENCYJNE Opracował: Andrzej Nowak
PODSTAWY TEORII UKŁADÓW CYFROWYCH UKŁADY SEKWENCYJNE Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz http://pl.wikipedia.org/ Układem sekwencyjnym nazywamy układ
Bardziej szczegółowoWFiIS CEL ĆWICZENIA WSTĘP TEORETYCZNY
WFiIS LABORATORIUM Z ELEKTRONIKI Imię i nazwisko: 1. 2. TEMAT: ROK GRUPA ZESPÓŁ NR ĆWICZENIA Data wykonania: Data oddania: Zwrot do poprawy: Data oddania: Data zliczenia: OCENA CEL ĆWICZENIA Ćwiczenie
Bardziej szczegółowoUkłady czasowo-licznikowe w systemach mikroprocesorowych
Układy czasowo-licznikowe w systemach mikroprocesorowych 1 W każdym systemie mikroprocesorowym znajduje zastosowanie układ czasowy lub układ licznikowy Liczba liczników stosowanych w systemie i ich długość
Bardziej szczegółowoUkłady kombinacyjne - przypomnienie
SWB - Układy sekwencyjne - wiadomości podstawowe - wykład 4 asz 1 Układy kombinacyjne - przypomnienie W układzie kombinacyjnym wyjście zależy tylko od wejść, SWB - Układy sekwencyjne - wiadomości podstawowe
Bardziej szczegółowoĆwiczenie 27C. Techniki mikroprocesorowe Badania laboratoryjne wybranych układów synchronicznych
Ćwiczenie 27C Techniki mikroprocesorowe Badania laboratoryjne wybranych układów synchronicznych Cel ćwiczenia Poznanie budowy i zasad działania oraz właściwości układów synchronicznych, aby zapewnić podstawy
Bardziej szczegółowoPL B1. Sposób i układ sterowania przemiennika częstotliwości z falownikiem prądu zasilającego silnik indukcyjny
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 199628 (13) B1 (21) Numer zgłoszenia: 367654 (51) Int.Cl. H02P 27/04 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 04.05.2004
Bardziej szczegółowoPaństwowa Wyższa Szkoła Zawodowa
Państwowa Wyższa Szkoła Zawodowa w Legnicy Laboratorium Podstaw Elektroniki i Miernictwa Ćwiczenie nr 6 BADANIE UKŁADÓW SEKWENCYJNYCH A. Cel ćwiczenia. - Poznanie przeznaczenia i zasady działania przerzutnika
Bardziej szczegółowoLEKCJA. TEMAT: Funktory logiczne.
TEMAT: Funktory logiczne. LEKCJA 1. Bramką logiczną (funktorem) nazywa się układ elektroniczny realizujący funkcje logiczne jednej lub wielu zmiennych. Sygnały wejściowe i wyjściowe bramki przyjmują wartość
Bardziej szczegółowoPL B1. POLITECHNIKA WROCŁAWSKA, Wrocław, PL BUP 07/10. ZDZISŁAW NAWROCKI, Wrocław, PL DANIEL DUSZA, Inowrocław, PL
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 213448 (13) B1 (21) Numer zgłoszenia: 386136 (51) Int.Cl. H03H 11/16 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 23.09.2008
Bardziej szczegółowoRZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19)PL (11)175879 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 308877 (22) Data zgłoszenia: 02.06.1995 (51) IntCl6: H03D 7/00 G 01C
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) (13) B1
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 171947 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21)Numer zgłoszenia: 301401 (2)Data zgłoszenia: 08.12.1993 (5 1) IntCl6 H03F 3/72 H03K 5/04
Bardziej szczegółowoPL B1. POLITECHNIKA WARSZAWSKA, Warszawa, PL BUP 04/11. KRZYSZTOF GOŁOFIT, Lublin, PL WUP 06/14
PL 217071 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 217071 (13) B1 (21) Numer zgłoszenia: 388756 (51) Int.Cl. H03K 3/023 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia:
Bardziej szczegółowoPodstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów. Rafał Walkowiak Wersja /2015
Podstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów synchronicznych Rafał Walkowiak Wersja.2 24/25 UK Funkcje wzbudzeń UK Funkcje wzbudzeń Pamieć Pamieć UK Funkcje wyjściowe
Bardziej szczegółowoPL B1. Układ i sposób zabezpieczenia generatora z podwójnym uzwojeniem na fazę od zwarć międzyzwojowych w uzwojeniach stojana
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 199508 (13) B1 (21) Numer zgłoszenia: 353671 (51) Int.Cl. H02H 7/06 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 29.04.2002
Bardziej szczegółowo(21) Numer zgłoszenia:
R Z E C Z PO SPO L IT A ( 12) OPIS PATENTOWY (19) P L (11) 157846 PO LSK A (13) B1 (21) Numer zgłoszenia: 275676 U rząd P atentow y (22) Data zgłoszenia: 04.11.1988 R zeczypospolitej Polskiej (51) IntCl.5:
Bardziej szczegółowoCel. Poznanie zasady działania i budowy liczników zliczających ustaloną liczbę impulsów. Poznanie kodów BCD, 8421 i Rys. 9.1.
Ćwiczenie 8 Liczniki zliczające, kody BCD, 8421, 2421 Cel. Poznanie zasady działania i budowy liczników zliczających ustaloną liczbę impulsów. Poznanie kodów BCD, 8421 i 2421. Wstęp teoretyczny. Przerzutniki
Bardziej szczegółowoUkłady sekwencyjne. 1. Czas trwania: 6h
Instytut Fizyki oświadczalnej UG Układy sekwencyjne 1. Czas trwania: 6h 2. Cele ćwiczenia Poznanie zasad działania podstawowych typów przerzutników: RS, -latch,, T, JK-MS. Poznanie zasad działania rejestrów
Bardziej szczegółowoPodstawowe układy cyfrowe
ELEKTRONIKA CYFROWA SPRAWOZDANIE NR 4 Podstawowe układy cyfrowe Grupa 6 Prowadzący: Roman Płaneta Aleksandra Gierut CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się z podstawowymi bramkami logicznymi,
Bardziej szczegółowoUkłady cyfrowe (logiczne)
Układy cyfrowe (logiczne) 1.1. Przerzutniki I Przerzutnik to najprostszy (elementarny) cyfrowy układ sekwencyjny, który w zaleŝności od sekwencji zmian sygnałów wejściowych przyjmować moŝe i utrzymywać
Bardziej szczegółowoTemat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp:
Temat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp: Licznik elektroniczny - układ cyfrowy, którego zadaniem jest zliczanie wystąpień sygnału zegarowego. Licznik złożony
Bardziej szczegółowo(57) Tester dynamiczny współpracujący z jednej strony (13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1. (54) Tester dynamiczny
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 166151 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 2 9 0 5 8 3 (22) Data zgłoszenia: 06.06.1991 (51) IntCl5: G01R 31/28
Bardziej szczegółowoOPIS PATENTOWY RZECZPOSPOLITA POLSKA URZĄD PATENTOWY
RZECZPOSPOLITA POLSKA OPIS PATENTOWY 153 906 Patent dodatkowy do patentu nr --- Zgłoszono: 85 12 03 (P. 256613) lrit. C1. 5 H03B 19/14 Pierwszeństwo --- URZĄD PATENTOWY RP Zgłoszenie ogłoszono: 8708 10
Bardziej szczegółowoKrótkie przypomnienie
Krótkie przypomnienie Prawa de Morgana: Kod Gray'a A+ B= Ā B AB= Ā + B Układ kombinacyjne: Tablicy prawdy Symbolu graficznego Równania Boole a NOR Negative-AND w.11, p.1 XOR Układy arytmetyczne Cyfrowe
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11)
RZECZPO SPO LITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 172018 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21)Numer zgłoszenia 298251 (22) Data zgłoszenia: 23.03.1993 (51) Int.Cl.6 G01R 31/36 H02J
Bardziej szczegółowo(13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1 G06F 12/16 G06F 1/30 H04M 1/64. (57)1. Układ podtrzymywania danych przy
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 175315 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 307287 (22) Data zgłoszenia: 15.02.1995 (51) IntCl6: H04M 1/64 G06F
Bardziej szczegółowoZgłoszenie ogłoszono: Twórcy wynalazku: Waldemar Kempski, Florian Krasucki, Marek Gelner
RZECZPOSPOLITA OPIS PATENTOWY 155 345 POLSKA Patent dodatkowy mm do patentu n r --------- Int. Cl.5 H02P 7/62 Uf Zgłoszono: 87 10 26 /P. 268469/ Pierwszeństwo URZĄD PATENTOWY Zgłoszenie ogłoszono: 89 05
Bardziej szczegółowoUkłady sekwencyjne - wiadomości podstawowe - wykład 4
SWB - Układy sekwencyjne - wiadomości podstawowe - wykład 4 asz 1 Układy sekwencyjne - wiadomości podstawowe - wykład 4 Adam Szmigielski aszmigie@pjwstk.edu.pl Laboratorium robotyki s09 SWB - Układy sekwencyjne
Bardziej szczegółowoUkłady czasowo-licznikowe w systemach mikroprocesorowych
Układy czasowo-licznikowe w systemach mikroprocesorowych 1 W każdym systemie mikroprocesorowym znajduje zastosowanie układ czasowy lub układ licznikowy Liczba liczników stosowanych w systemie i ich długość
Bardziej szczegółowoLista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole
Bardziej szczegółowoPrzerzutniki. Układy logiczne sekwencyjne odpowiedź zależy od stanu układu przed pobudzeniem
2-3-29 Przerzutniki Układy logiczne sekwencyjne odpowiedź zależy od stanu układu przed pobudzeniem (dotychczas mówiliśmy o układach logicznych kombinatorycznych - stan wyjść określony jednoznacznie przez
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11)
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 181834 (21) Numer zgłoszenia: 326385 (22) Data zgłoszenia: 30.10.1996 (86) Data i numer zgłoszenia międzynarodowego:
Bardziej szczegółowoOdbiór i dekodowanie znaków ASCII za pomocą makiety cyfrowej. Znaki wysyłane przez komputer za pośrednictwem łącza RS-232.
Odbiór i dekodowanie znaków ASCII za pomocą makiety cyfrowej. Znaki wysyłane przez komputer za pośrednictwem łącza RS-232. Opracowanie: Andrzej Grodzki Do wysyłania znaków ASCII zastosujemy dostępny w
Bardziej szczegółowoStatyczne badanie przerzutników - ćwiczenie 3
Statyczne badanie przerzutników - ćwiczenie 3. Cel ćwiczenia Zapoznanie się z podstawowymi strukturami przerzutników w wersji TTL realizowanymi przy wykorzystaniu bramek logicznych NAND oraz NO. 2. Wykaz
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne
Wstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne Alfabety i litery Układ logiczny opisywany jest przez wektory, których wartości reprezentowane są przez ciągi kombinacji zerojedynkowych.
Bardziej szczegółowo6. SYNTEZA UKŁADÓW SEKWENCYJNYCH
6. SYNTEZA UKŁADÓW SEKWENCYJNYCH 6.1. CEL ĆWICZENIA Układy sekwencyjne są to układy cyfrowe, których stan jest funkcją nie tylko sygnałów wejściowych, ale również historii układu. Wynika z tego, że struktura
Bardziej szczegółowoĆwiczenie D2 Przerzutniki. Wydział Fizyki UW
Wydział Fizyki UW Pracownia fizyczna i elektroniczna (w tym komputerowa) dla Inżynierii Nanostruktur (1100-1INZ27) oraz Energetyki i Chemii Jądrowej (1100-1ENFIZELEK2) Ćwiczenie 2 Przerzutniki Streszczenie
Bardziej szczegółowoPodstawy elektroniki cz. 2 Wykład 2
Podstawy elektroniki cz. 2 Wykład 2 Elementarne prawa Trzy elementarne prawa 2 Prawo Ohma Stosunek natężenia prądu płynącego przez przewodnik do napięcia pomiędzy jego końcami jest stały R U I 3 Prawo
Bardziej szczegółowoPodstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D
AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest
Bardziej szczegółowoBadanie właściwości skramblera samosynchronizującego
Badanie właściwości skramblera samosynchronizującego Skramblery są układami służącymi do zmiany widma sekwencji cyfrowych przesyłanych torami transmisyjnymi.bazują na rejestrach przesuwnych ze sprzeżeniami
Bardziej szczegółowoPL B1. POLITECHNIKA OPOLSKA, Opole, PL BUP 11/18. JAROSŁAW ZYGARLICKI, Krzyżowice, PL WUP 01/19
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 230966 (13) B1 (21) Numer zgłoszenia: 423324 (51) Int.Cl. H02M 3/155 (2006.01) Urząd Patentowy Rzeczypospolitej Polskiej (22) Data zgłoszenia: 31.10.2017
Bardziej szczegółowoSTEROWANIE MASZYN I URZĄDZEŃ I. Laboratorium. 4. Przekaźniki czasowe
STEROWANIE MASZYN I URZĄDZEŃ I Laboratorium 4. Przekaźniki czasowe Opracował: dr hab. inż. Cezary Orlikowski Instytut Politechniczny W tym ćwiczeniu będą realizowane programy sterujące zawierające elementy
Bardziej szczegółowoĆWICZENIE 7. Wprowadzenie do funkcji specjalnych sterownika LOGO!
ćwiczenie nr 7 str.1/1 ĆWICZENIE 7 Wprowadzenie do funkcji specjalnych sterownika LOGO! 1. CEL ĆWICZENIA: zapoznanie się z zaawansowanymi możliwościami mikroprocesorowych sterowników programowalnych na
Bardziej szczegółowo4. Funktory CMOS cz.2
2.2 Funktor z wyjściem trójstanowym 4. Funktory CMOS cz.2 Fragment płyty czołowej modelu poniżej. We wszystkich pomiarach bramki z wyjściem trójstanowym zastosowano napięcie zasilające E C = 4.5 V. Oprócz
Bardziej szczegółowoInstrukcja do ćwiczenia laboratoryjnego
Instrukcja do ćwiczenia laboratoryjnego adanie parametrów statycznych i dynamicznych ramek Logicznych Opracował: mgr inż. ndrzej iedka Wymagania, znajomość zagadnień: 1. Parametry statyczne bramek logicznych
Bardziej szczegółowoBADANIE PRZERZUTNIKÓW ASTABILNEGO, MONOSTABILNEGO I BISTABILNEGO
Ćwiczenie 11 BADANIE PRZERZUTNIKÓW ASTABILNEGO, MONOSTABILNEGO I BISTABILNEGO 11.1 Cel ćwiczenia Celem ćwiczenia jest poznanie rodzajów, budowy i właściwości przerzutników astabilnych, monostabilnych oraz
Bardziej szczegółowoUKŁADY CYFROWE. Układ kombinacyjny
UKŁADY CYFROWE Układ kombinacyjny Układów kombinacyjnych są bramki. Jedną z cech układów kombinacyjnych jest możliwość przedstawienia ich działania (opisu) w postaci tabeli prawdy. Tabela prawdy podaje
Bardziej szczegółowoW przypadku spostrzeżenia błędu proszę o przesłanie informacji na adres
PROJEKTOWANIE LICZNIKÓW (skrót wiadomości) Autor: Rafał Walkowiak W przypadku spostrzeżenia błędu proszę o przesłanie informacji na adres rafal.walkowiak@cs.put.poznan.pl 1. Synchroniczne łączenie liczników
Bardziej szczegółowoINSTYTUT CYBERNETYKI TECHNICZNEJ POLITECHNIKI WROCŁAWSKIEJ ZAKŁAD SZTUCZNEJ INTELIGENCJI I AUTOMATÓW
e-version: dr inż. Tomasz apłon INTYTUT YBENETYI TEHNIZNE PLITEHNII WŁAWIE ZAŁA ZTUZNE INTELIGENI I AUTMATÓW Ćwiczenia laboratoryjne z Logiki Układów yfrowych ćwiczenie 23 temat: UŁAY EWENYNE. EL ĆWIZENIA
Bardziej szczegółowo(57)czterech tranzystorów bipolarnych i pierwszego PL B 1 HG3K 1 7 / 3 0 H 0 3 G 1 1 / 0 6. Fig.8. Fig.4 H03K 5 / 0 8
RZECZPOSPOLITA (12) O PIS PA TEN TO W Y (19) PL (11) 156229 POLSKA (13) B 1 Urząd Patentowy R zeczypospolitej Polskiej (21)Numer zgłoszenia: 274137 (22) Data zgłoszenia: 09.08.1988 (51) IntCl5: H03K 5
Bardziej szczegółowoĆw. 9 Przerzutniki. 1. Cel ćwiczenia. 2. Wymagane informacje. 3. Wprowadzenie teoretyczne PODSTAWY ELEKTRONIKI MSIB
Ćw. 9 Przerzutniki 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi elementami sekwencyjnymi, czyli przerzutnikami. Zostanie przedstawiona zasada działania przerzutników oraz sposoby
Bardziej szczegółowoA B. 12. Uprość funkcję F(abc) = (a + a'b + c + c')a
Lp. Pytania 1. Jaką liczbę otrzymamy w wyniku konwersji z systemu szesnastkowego liczby 81AF (16) na system binarny? 2. Zapisz tabelę działania opisującą bramkę logiczną, której symbol graficzny przedstawia
Bardziej szczegółowoUkłady sekwencyjne. 1. Czas trwania: 6h
Instytut Fizyki oświadczalnej UG Układy sekwencyjne 1. Czas trwania: 6h 2. Cele ćwiczenia Poznanie zasad działania podstawowych typów przerzutników: RS, -latch,, T, JK-MS. Poznanie zasad działania rejestrów
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) 190312
RZECZPOSPOLITA POLSKA Urząd Patentowy Rzeczypospolitej Polskiej (12) OPIS PATENTOWY (19) PL (11) 190312 (13) B1 (2 1) Numer zgłoszenia: 341490 (22) Data zgłoszenia: 13.07.2000 (51) IntCl7 E05B 15/02 (54)
Bardziej szczegółowoElementy struktur cyfrowych. Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych.
Elementy struktur cyfrowych Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych. Magistrale W układzie bank rejestrów do przechowywania danych. Wybór źródła danych
Bardziej szczegółowoAKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE. Wydział Informatyki, Elektroniki i Telekomunikacji LABORATORIUM.
AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE Wydział Informatyki, Elektroniki i Telekomunikacji Katedra Elektroniki LABORATORIUM Elektronika LICZNIKI ELWIS Rev.1.0 1. Wprowadzenie Celem
Bardziej szczegółowo4. UKŁADY FUNKCJONALNE TECHNIKI CYFROWEJ
4. UKŁADY FUNKCJONALNE TECHNIKI CYFROWEJ 4.1. UKŁADY KONWERSJI KODÓW 4.1.1. Kody Kod - sposób reprezentacji sygnału cyfrowego za pomocą grupy sygnałów binarnych: Sygnał cyfrowy wektor bitowy Gdzie np.
Bardziej szczegółowoLABORATORIUM PODSTAWY ELEKTRONIKI PRZERZUTNIKI
LABORATORIUM PODSTAWY ELETRONII PRZERZUTNII el ćwiczenia Zapoznanie się z budową i zasada działania przerzutników synchronicznych jak i asynchronicznych. Poznanie przerzutników asynchronicznych odniesione
Bardziej szczegółowoP.Rz. K.P.E. Laboratorium Elektroniki 2FD 2003/11/06 LICZNIKI CYFROWE
P.Rz. K.P.E. Laboratorium Elektroniki 2F 2003/11/06 LIZNIKI YFROWE 1. WSTĘP elem ćwiczenia zilustrowanie zasad pracy wybranych realizacji układowych liczników oraz scalonych programowanych układów liczników.
Bardziej szczegółowoLICZNIKI. Liczniki asynchroniczne.
LICZNIKI Liczniki asynchroniczne. Liczniki buduje się z przerzutników. Najprostszym licznikiem jest tzw. dwójka licząca. Łatwo ją otrzymać z przerzutnika D albo z przerzutnika JK. Na rys.1a został pokazany
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoFunkcje logiczne X = A B AND. K.M.Gawrylczyk /55
Układy cyfrowe Funkcje logiczne AND A B X = A B... 2/55 Funkcje logiczne OR A B X = A + B NOT A A... 3/55 Twierdzenia algebry Boole a A + B = B + A A B = B A A + B + C = A + (B+C( B+C) ) = (A+B( A+B) )
Bardziej szczegółowoCHARAKTERYSTYKI BRAMEK CYFROWYCH TTL
CHARAKTERYSTYKI BRAMEK CYFROWYCH TTL. CEL ĆWICZENIA Celem ćwiczenia jest poznanie zasad działania, budowy i właściwości podstawowych funktorów logicznych wykonywanych w jednej z najbardziej rozpowszechnionych
Bardziej szczegółowoSystemy cyfrowe z podstawami elektroniki i miernictwa Wyższa Szkoła Zarządzania i Bankowości w Krakowie Informatyka II rok studia dzienne
Systemy cyfrowe z podstawami elektroniki i miernictwa Wyższa Szkoła Zarządzania i Bankowości w Krakowie Informatyka II rok studia dzienne Ćwiczenie nr 4: Przerzutniki 1. Cel ćwiczenia Celem ćwiczenia jest
Bardziej szczegółowoProste układy sekwencyjne
Proste układy sekwencyjne Układy sekwencyjne to takie w których niektóre wejścia są sterowany przez wyjściaukładu( zawierają sprzężenie zwrotne ). Układy sekwencyjne muszą zawierać elementy pamiętające
Bardziej szczegółowo(12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 PL 180331 B1 H04M 11/00 H04L 12/16 G06F 13/00 RZECZPOSPOLITA POLSKA. (21) Numer zgłoszenia: 315315
RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 180331 (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: 315315 (22) Data zgłoszenia: 17.07.1996 (51) IntCl7: H04M 1/64 H04M
Bardziej szczegółowoPC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C-"
PC 3 PC^ TIMER IN RESET PC5 TIMER OUT 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 AD7 U ss c 3 L 5 c.* Cl* S 9 10 11 12 13 U 15 H 17 Cu C-" ln LTJ CO 2.12. Wielofunkcyjne układy współpracujące z mikroprocesorem
Bardziej szczegółowoPrzerzutniki RS i JK-MS lab. 04 Układy sekwencyjne cz. 1
Przerzutniki RS i JK-MS lab. 04 Układy sekwencyjne cz. 1 PODSTAWY TECHNIKI MIKROPROCESOROWEJ 3EB KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA GÓRNICZO-HUTNICZA
Bardziej szczegółowo