Elektronika i energoelektronika

Transkrypt

1 Wydzia ł Elektrotechniki i Informatyki Politechnika Lubelska Elektronika i energoelektronika wyk ł ad 6 TRANZYSTOR POLOWY Lublin, kwiecie ń 2008

2

3 Struktura tranzystora MISFET Kolejne istotne zjawisko w tranzystorach MISFET to wzbogacanie i zubo ż anie kana ł u w swobodne no ś niki ł adunku elektrycznego. z kana ł em wbudowanym z kana ł em indukowanym

4 Tranzystory NMOS i PMOS n kanałowy p kanałowy +V G -V G +V D -V D n Krzem p n p Krzem n p + Włączany dodatnimi napięciami bramki i drenu Prąd wywołany jest dryftem ujemnych (negative) elektronów Włączany ujemnymi napięciami bramki i drenu Prąd wywołany jest dryftem dodatnich (positive) dziur

5 MOSFET zasada dzia ł ania dielektryk bramkowy źródło (S) bramka (G) dren (D) n + n + obszar zubożony L S = source G = gate D = drain B = bulk podłoże p-si podłoże (B)

6 MOSFET zasada dzia ł ania G S D V S = V B = 0 U GS < U T U DS małe n + obszar zubożony n + L y=0 y=l podłoże p-si B

7 MOSFET zasada dzia ł ania warstwa inwersyjna (kana ł tranzystora) G S D V S = V B = 0 U GS > U T U DS małe n + n + obszar zubożony L y=0 y=l podłoże p-si B

8 MOSFET zasada dzia ł ania Spadek napięcia na odcinku kanału o długości dy: du( y) = I dr = D I dy D * n n W µ Q y ( ) Q n (y) ładunek elektronów w warstwie inwersyjnej (na jednostk ę powierzchni) I D prąd płynący między źródłem a drenem µ n * ruchliwo ść efektywna w kanale W szeroko ść kanału

9 Charakterystyki wyj ś ciowe - zakres liniowy 600 PR Ą D DRENU [ µa] U GS = 3 V U GS = 2.5 V U GS = 2 V U GS = 1 V 200 NAPIĘCIE DREN-ŹRÓDŁO [mv]

10 MOSFET zasada dzia ł ania G S D n + n + V S = V B = 0 U GS > U T L y=0 y=l podłoże p-si U DS < U GS - U T B

11 MOSFET zasada dzia ł ania G S D n + n + L y=0 y=l V S = V B = 0 podłoże p-si U GS > U T U DS = U GS - U T = U DSsat B

12 MOSFET zasada dzia ł ania G S D n + n + L L y=0 y=l V S = V B = 0 podłoże p-si U GS > U T U DS > U GS - U T = U DSsat B

13 Charakterystyki wyj ś ciowe 4.0 PR Ą D DRENU [ma] ZAKRES NIENASYCENIA I D = I Dsat ZAKRES NASYCENIA NAPIĘCIE DREN-ŹRÓDŁO [V]

14 Charakterystyka przej ś ciowa U DS = 3.0 V PR Ą D DRENU [ma] Napi cie progowe ę U T = 0.71 V U DS = 1.0 V U DS = 0.5 V NAPIĘCIE BRAMKA-ŹRÓDŁO [V]

15 Napi ę cie progowe U T nachylenie = β 2 1/2 PR Ą D DRENU [(ma) ] napięcie progowe U T = 0.71 V β = W µ C eff ox L NAPIĘCIE BRAMKA-ŹRÓDŁO [V]

16 Charakterystyki przej ś ciowe

17 Modele zast ę pcze tranzystora MOS Wybór modelu wynika z jego konkretnego zastosowania i jest zazwyczaj kompromisem pomi ę dzy dok ł adno ś ci ą a z ł o ż ono ś ci ą modelu. Najdok ł adniejsze modele to modele numeryczne wymagaj ą ce rozwi ą zania równa ń transportu w pó ł przewodniku (MINIMOS, ATLAS, APSYS, AVANT!...) Inna klasa modeli przeznaczona jest do symulacji dzia ł ania uk ł adów scalonych zazwyczaj maj ą one charakter analityczny. Najpopularniejsze modele tego typu zaimplementowano w programie SPICE

18 Podzia ł modeli ze wzgl ę du na rodzaj modelowanych charakterystyk: modele DC: opisuj ą charakterystyki elementu dla pr ą du sta ł ego, modele ma ł osygna ł owe: opisuj ą w ł a ś ciwo ś ci elementu dla sygna ł ów zmiennych o ma ł ej amplitudzie, modele zjawisk reaktancyjnych: pojemno ś ci (i ewentualnie indukcyjno ś ci) wyst ę puj ą cych w elemencie, modele specjalne: opisuj ą inne w ł a ś ciwo ś ci elementu istotne tylko w niektórych zastosowaniach, jak np. modele szumowe.

19 Najprostszy tranzystor MOS

20 Za ł o ż enia modelu Tranzystor d ł ugokana ł owy (analiza jednowymiarowa, zaniedbano efekty kraw ę dziowe). Jednorodne domieszkowanie pod ł o ż a. Brak efektów silnego domieszkowania. Pomijalne rezystancje szeregowe ź ród ł a i drenu. Ruchliwo ść niezale ż na od przy ł o ż onych napi ęć. Pomijalna sk ł adowa dyfuzyjna pr ą du. Potencja ł powierzchniowy w stanie silnej inwersji wynosi 2ϕ F. Ł adunek obszaru zubo ż onego niezale ż ny od po ł o ż enia w kanale.

21 Tranzystor MOS Wprowadzając współczynnik materiałowo-konstrukcyjny: β = W µ * C n ox L Oraz pamiętając, że napięcie progowe wyraża si ę wzorem: Q = B + 2ϕ T FB F Cox U U

22 Tranzystor MOS otrzymujemy ostatecznie: I = β ( U U ) U D GS T DS U 2 DS 2 (formuła słuszna w zakresie nienasycenia)

23 Tranzystor MOS w zakresie nasycenia: Q L n di ( ) = 0 lub D = 0 du = DS U U DS DSsat stąd: U = U U DSsat GS T oraz I Dsat β = 2 ( U U ) 2 GS T

24 Tranzystor MOS Mówiąc c o najprostszym modelu małosygna osygnałowym owym tranzystora MOS mamy na myśli dwie wielkości: transkonduktancję i konduktancj ę wyjściow ciową, oraz ich zależno ności od punktu pracy tranzystora, tj. wartości składowych stałych napi ęć i prądów.

25 Tranzystor MOS zakres liniowy charakterystyki tranzystora: zakres nasycenia charakterystyki tranzystora:

26 Tranzystor MOS Przedstawiony model, mimo wielu za ł o ż e ń upraszczaj ą cych, dobrze ilustruje zasad ę dzia ł ania tranzystora MOS. Jest on podstaw ą najprostszego modelu tego tranzystora (poziom 1) w programie SPICE ( Simulation Program with Integrated Circuit Emphasis ) Przedstawiony model jest uzupe ł niony tam o zale ż no ść napi ę cia progowego od napi ę cia polaryzacji ź ród ł o-pod ł o ż e (V BS ) oraz uwzgl ę dnia wzrost pr ą du drenu w zakresie nasycenia.

27 Efektywna d ł ugo ść kana ł u L = L L eff Skrócenie kana ł u: 2 ε s DS DSsat a ( U U ) L qn

28 Graniczna cz ę stotliwo ść pracy Stała czasowa niezbędna dla utworzenia (przeładowania) warstwy inwersyjnej (kanału) tranzystora wynosi: τ r C kanał bramka kanał gdzie: r kanał 1 g m transkonduktancja C bramka kanał W LC ox

29 Graniczna cz ę stotliwo ść pracy Stała czasowa niezbędna dla utworzenia (przeładowania) warstwy inwersyjnej (kanału) tranzystora wynosi: τ µ 2 L U U ( ) * n GS T Sta ł a czasowa tworzenia warstwy inwersyjnej jest równa czasowi przelotu no ś ników przez kana ł tranzystora. GRANICZNA CZĘSTOTLIWO ŚĆ PRACY ( ω=1/τ): f T 1 2π µ * n U U L GS T 2

30 Sk ł adowe pr ą du drenu W rzeczywistym tranzystorze pr ą d drenu nie staje si ę dok ł adnie równy zeru, gdy napi ę cie bramki spada poni ż ej napi ę cia progowego. Pr ą d ten jest zawsze sum ą pr ą du unoszenia i pr ą du dyfuzji.

31 kontakt do źródła U S U G bramka U D kontakt do drenu tlenek polowy t ox n + n + źródło dren L podłoże p-si x j U B W S (L, W, t ox, x j ) S (U T, U G, U D ) S 2 (UI) S 3 (CU 2 ) S S = 0.2 n + n + źródło dren podłoże p-si

32 Schemat zast ę pczy Wielkosygna ł owy schemat zast ę pczy tranzystora MOS z uwzgl ę dnieniem schematów zast ę pczych obszarów ź ród ł a i drenu. Pr ą d drenu opisany jest modelem DC tranzystora.

33 Schemat zast ę pczy Ma ł osygna ł owy schemat zast ę pczy tranzystora MOS

34 Rzeczywiste parametry tranzystorów Wartości parametrów modelu najczęś ęściej określane s ą doświadczalnie. Otrzymuje si ę je poprzez dopasowanie charakterystyk generowanych przez model do rzeczywistych charakterystyk elementu.

35 Model a rzeczywistość 6.0E-3 5.0E-3 cs-05/1/(0.0;18.4)/e22_50x3; VBS=0 V; VGS=0,1,2,3,4,5 V ID [A] 4.0E-3 3.0E-3 2.0E-3 1.0E-3 0.0E VDS [V] Charakterystyki wyj ś ciowe tranzystora NMOS wytworzony w ITE o wymiarach kana ł u W/L = 50/3 µm

36 Zalety tranzystora BIPOLARNEGO Napi ę cie nasycenia rz ę du dziesi ą tych cz ęś ci wolta Napi ę cie maksymalne (UCEmax) nawet do 2kV Du ż a warto ść transkonduktancji Odporno ść na zak ł ócenia polem POLOWEGO Bardzo du ż a impedancja wej ś ciowa Ma ł e szumy Ma ł y pobór mocy (ró ż nica kilku rz ę dów w stosunku do bipolarnych) Sterowanie napi ę ciem (ma ł a moc wej ś ciowa) Ł atwo ść stosowania w technologiach uk ł adów scalonych

37 Model powinien by ć tak prosty, jak to mo ż liwe, ale nie prostszy. wyk ł ad przygotowany na podstawie materia ł ów prof. A. Jakubowskiego (PW) za zgod ą autora

38 Tranzystor NMOS - technologia Si Substrate (p) Oxidation (Layering) SiO 2 Field Oxide (Thick Oxide) Oxide etching (Patterning)

39 Tranzystor NMOS - technologia Oxidation (Layering) SiO 2 Gate Oxide (Thin Oxide) Polysilicon deposition (Layering) Polysilicon etching (Patterning)

40 Tranzystor NMOS - technologia Oxide etching (Patterning) Ion implantation (Doping) n + n + n type Oxidation (Layering) n + n + SiO 2 Insulated Oxide

41 Tranzystor NMOS - technologia Oxide etching (Patterning) n + n + Contact windows Metal deposition (Layering) Al evaporation n + n + S D Metal etching (Patterning) Si Substrate (p) G n + n +

42 Inwerter CMOS - technologia Process starts with a moderately doped (10 15 cm -3 ) p-type substrate (wafer) An initial oxide layer is grown on the entire surface (barrier oxide) SiO 2 Si (p)

43 Inwerter CMOS - technologia 1. n-well mask - defines the n-well regions Pattern the oxide Implant n-type impurity atoms (phosphorus) cm -3 Drive-in the impurities (vertical but also lateral redistribution - limits the density ) SiO 2 Si (p) n-well

44 Inwerter CMOS - technologia 2. Active area mask - define the regions in which MOS devices will be created LOCOS process to isolate NMOS and PMOS transistors lateral penetration of bird s beak region ~ oxide thickness channel stop p + implants (boron) Grow gate oxide (dry oxidation) - only in the open area of active region Gate oxide p + SiO 2 n-well Si (p)

45 3. Polysilicon mask - define the gates of the MOS transistors Polysilicon is deposited over the entire wafer (CVD process) and doped (typically n-type) Pattern the polysilicon in the dry (plasma) etching process Etch the gate oxide Inwerter CMOS - technologia Polysilicon gate p + SiO 2 n-well Si (p)

46 Inwerter CMOS - technologia 4. n-select mask - define the n + source/drain regions of NMOS transistors Define an ohmic contact to the n-well Implant n-type impurity atoms (arsenic) Polisilicon layer protects transistor channel regions from the arsenic dopant n-well ohmic contact S n + n SiO + D 2 n + p + n-well Si (p)

47 Inwerter CMOS - technologia 5. Complement of the n-select mask - define the p + source/drain regions of PMOS transistors Define the ohmic contacts to the substrate Implant p-type impurity atoms (boron) Polisilicon layer protects transistor channel regions from the boron dopant substrate ohmic contact p + S n + n SiO + D 2 D p + p + S n + p + n-well Si (p)

48 Inwerter CMOS - technologia 5. Complement of the n-select mask - define the p + source/drain regions of PMOS transistors Define the ohmic contacts to the substrate Implant p-type impurity atoms (boron) Polisilicon layer protects transistor channel regions from the boron dopant substrate ohmic contact p + S n + n SiO + D 2 D p + p + S n + p + n-well Si (p)

49 Inwerter CMOS - technologia 6. Contact mask - define the contact cuts in the insulating layer Contacts to polysilicon must be made outside the gate region (avoid metal spikes through the poly and the thin gate oxide) Contact window SiO 2 p + S n + n SiO + D 2 D p + p + S n + p + n-well Si (p)

50 7. Metallization mask - define the interconnection pattern Aluminum is deposited over the entire wafer (evaporation) and selectively etched The step coverage in this process is most critical (nonplanarity of the wafer surface) Metal SiO 2 p + S n + n SiO + D 2 D p + p + S n + p + n-well Si (p) The final step: the entire surface is passivated (overglass layer) Protect the surface from contaminants and scratches Than opening are etched to the bond pads to allow for wire bonding

51 Inwerter CMOS - technologia GND In V DD Poly Metal Out SiO 2 p + S n + n SiO + D 2 D p + p + S n + Gate oxide p + n-well Si (p) N-channel transistor P-channel transistor In GND V DD Out

52 Inwerter CMOS - schemat + V DD S G pmosfet D Wejście Wyjście D G S nmosfet - V SS