LABORATORIUM Z PODSTAWOWYCH UK ADÓW ELEKTRYCZNYCH

Transkrypt

1 LABORATORIUM Z PODSTAWOWYCH UK ADÓW ELEKTRYCZNYCH KL-210 ROZDZIAŁ 1 WŁASNOŚCI BRAMEK LOGICZNYCH ROZDZIAŁ 2 KOMBINACYJNE UKŁADY LOGICZNE ROZDZIAŁ 3 UKŁADY SUMUJĄCE I ODEJMUJĄCE MODUŁY: KL KL-26001, KL KL-26005

2 Spis tre ci Rozdzia 1 W asno ci bramek logicznych wiczenie 1-1 Uk ady bramek logicznych A. Uk ad TTL.. 6 B. Uk ad CMOS. 8 wiczenie 1-2 Pomiar napi cia progowego. 11 A. Pomiar napi cia progowego uk adu TTL.. 11 B. Pomiar napi cia progowego uk adu CMOS. 12 wiczenie 1-3 Pomiar napi cia/pr du A. Pomiar napi cia i pr du wej ciowego/wyj ciowego uk adu TTL.. 14 B. Pomiar napi cia i pr du uk adu CMOS. 18 wiczenie 1-4 W asno ci podstawowych bramek logicznych.. 21 A. Wyznaczenie charakterystyk bramki AND B. Wyznaczenie charakterystyk bramki OR. 27 C. Wyznaczenie charakterystyk bramki NOT D. Wyznaczenie charakterystyk bramki NAND 28 E. Wyznaczenie charakterystyk bramki NOR F. Wyznaczenie charakterystyk bramki XOR 30 wiczenie 1-5 Interfejs mi dzy bramkami logicznymi 32 A. Interfejs z TTL na CMOS. 33 B. Interfejs z CMOS na TTL. 34 Rozdzia 2 Kombinacyjne uk ady logiczne wiczenie 2-1 Uk ad z bramkami NOR wiczenie 2-2 Uk ad z bramkami NAND wiczenie 2-3 Uk ad z bramkami XOR A. Zbudowanie bramki XOR z bramek NAND.. 47 B. Zbudowanie bramki XOR z bramek podstawowych 48 wiczenie 2-4 Uk ady bramki AOI wiczenie 2-5 Uk ady komparatorów A. Zbudowanie komparatora z podstawowych bramek logicznych.. 56 B. Zbudowanie komparatora z uk adem scalonym TTL. 57 Rozdzia 3 Uk ady sumuj ce i odejmuj ce wiczenie 3-1 Uk ady sumatorów po ówkowych i pe nych A. Zbudowanie sumatorów po ówkowego i pe nego z podstawowych bramek logicznych.. 64 B. Zbudowanie pe nego sumatora 4-bitowego z uk adem scalonym 66 C. Zbudowanie sumatora BCD wiczenie 3-2 Uk ady odejmuj ce po ówkowe i pe ne A. Zbudowanie uk adów odejmuj cych po ówkowego i pe nego z podstawowych bramek logicznych.. 74 B. Zbudowanie pe nego 4-bitowego uk adu odejmuj cego z uk adem scalonym

3 Rozdzia 1 W asno ci bramek logicznych wiczenie 1-1 Uk ady bramek logicznych PRZEDMIOT WICZENIA 1. Poznanie w asno ci i zasad dzia ania ró nych bramek logicznych. 2. Zmierzenie napi cia wej ciowego i wyj ciowego bramek TTL i MOS. DYSKUSJA Bramki logiczne s konstruowane przy u yciu dwóch typów podzespo ów: bipolarnych typu MOS (pó przewodnik metal-tlen). Bramka typu TTL (ang. Tranzystor-Tranzystor-Logic) Bramki TTL maj unikatowe w a ciwo ci: impedancja wyj ciowa bramki w dwóch stanach jest dosy ma a. Schemat uk adu scalonego 7400 typu TTL zawieraj cego bramk NAND przedstawiono na rys Rys Schemat uk adu TTL 7490 bramki NAND 3

4 Dolna i górna warto napi cia wej ciowego dla standardowej bramki TTL jest ograniczona odpowiednio do 0,8 V i 2 V. Gdy na jednym z wej panuje napi cie 0,8 V, a na bazie tranzystora Q2 wyst puje napi cie 0,1 V, to tranzystor Q4 jest zatkany, tranzystor Q3 jest odetkany; a wyj cie bramki jest w stanie wysokim. Je li natomiast napi cie wej- ciowe wynosi 2 V, a na bazie tranzystora Q2 panuje napi cie 1,4 V, to tranzystor ten jest odetkany, tranzystor Q3 jest zatkany; a wyj cie bramki jest w stanie niskim. W zwi zku z wp ywem pojemno ci z cza, szybko standardowej bramki nie jest zbyt du a. Po do czeniu mi dzy baz a kolektor tranzystora diody Schottky ego szybko bramki mo e znacznie wzrosn. Dioda Schottky ego ma napi cie w kierunku przewodzenia równe ok. 0,2 V, co zwi ksza napi cie nasycenia tranzystora, a tak e jego czas odci cia. Uk ady TTL zawieraj ce diod Schottky ego nazywa si uk adami TTL o du ej szybko ci i oznacza si przez dodanie do ich oznaczenia litery H np. 74HXX. Uk ady TTL ma ej mocy z diod Schottky ego s oznaczane literami LS, czyli np. 74LSXX. Rys Tranzystor Schottky ego Tranzystor Schottky ego przedstawiono na rys Gdy tranzystor ten wejdzie w stan nasycenia, to spadek napi cia mi dzy jego kolektorem a emiterem b dzie wynosi w przybli eniu 0,5 V. Nasycenie nie jest jednak zbyt g bokie i szybko tranzystora wzrasta. Grup unipolarnych podzespo ów MOS tworz elementy: (1) PMOS (2) NMOS (3) CMOS Na rys przedstawiono inwerter zbudowany z tranzystorów NMOS. 4

5 Rys Inwerter typu NMOS Na rys tranzystor Q2 pracuje jako rezystor obci enia, a tranzystor Q1 jako wzmacniacz. Poniewa impedancja wej ciowa tranzystora MOSFET jest bardzo du a (bliska niesko czono ci), to pr d wyj ciowy jest prawie równy zero lub wynosi zaledwie kilka mikroamperów. Tak, wi c element MOS nadaje si doskonale do sterowania obci - eniami tego samego typu i ma bardzo du obci alno wyj ciow. Inwerter typu CMOS (komplementarny pó przewodnik metal-tlen) jest wykonany z dwóch tranzystorów typu MOSFET, przy czym jeden z nich ma kana typu p, a drugi typu n. Typowy inwerter typu CMOS przedstawiono na rys Rys Inwerter typu CMOS W uk adzie przedstawionym na rys , gdy stan logiczny na wej ciu A=1, to tranzystor Q2 jest odetkany, a tranzystor Q1 zatkany, dzi ki czemu stan logiczny na wyj ciu F=0. Gdy natomiast stan na wej ciu A=0, to tranzystor Q2 jest zatkany, a tranzystor Q1 jest odetkany i stan wyj cia F=1. Reasumuj c, inwerter ma dwa tranzystory Q1 i Q2, które odpowiadaj odpowiednio za stany logiczne 1 i 0. Skuteczno wyj ciowa wzrasta znacznie. Uk ady CMOS zawieraj ce stopie lub stopnie buforowe s oznaczane liter B: na ko cu ich oznaczenia. Z kolei symbol UB oznacza uk ad CMOS bez bufora. Na rys przedstawiono schematy blokowe scalonych bramek logicznych z buforem (buforami) i bez bufora. 5

6 Rys Scalone bramki logiczne bez bufora i z buforami NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) 3. Multimetr 4. Zasilacz stabilizowany z regulacj napi cia sta ego od 0 do +15 V PROCEDURA A. Uk ad TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys Bramka U1 jest standardow bramk logiczn NAND z uk adu scalonego serii 7400, a bramka U2 jest bram NOR typu z uk adu scalonego 74LS Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL

7 Rys Schemat monta owy (modu KL blok c) 3. Po czy wyj cie dodatkowego zasilacza napi cia sta ego z wej ciem A1. Ograniczy napi cie wej ciowe A1 do zakresu od 0 V do 5 V. Ustawia kolejno napi cie wyj ciowe zasilacza zgodnie z tablic Zmierzy i zapisa w tej tablicy warto ci napi zmierzonych na wyprowadzeniu F1, a odpowiadaj cych napi ciom ustawianym w zasilaczu. Tablica Po czy wyj cie dodatkowego zasilacza napi cia sta ego z wej ciem A3. Ograniczy napi cie wej ciowe A3 do zakresu od 0 V do 5 V. Ustawia kolejno napi cie wyj ciowe zasilacza zgodnie z tablic Zmierzy i zapisa w tej tablicy warto ci napi zmierzonych na wyprowadzeniu F2, a odpowiadaj cych napi ciom ustawianym w zasilaczu. 7

8 Tablica B. Uk ad CMOS 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok d. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys Bramka U5 jest standardow bramk logiczn CMOS z uk adu scalonego serii CD4011. Doprowadzi do modu u KL napi cie sta e +12 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok d) 8

9 2. Po czy wyj cie dodatkowego zasilacza napi cia sta ego z wej ciem A5. Stopniowo zwi ksza napi cie doprowadzane do wej cia A5, co 0,5 V, poczynaj c od 0 V. Zmierzy i zapisa w tablicy warto ci napi wyj ciowych zmierzonych na wyprowadzeniu Y1, a odpowiadaj cych napi ciom ustawianym w zasilaczu. Tablica Bramka U6 jest bardzo szybk bramk CMOS z uk adu scalonego 74HC Po czy wyj cie dodatkowego zasilacza napi cia sta ego z wej ciem A8. Stopniowo napi cie doprowadzane do wej cia A8, co 0,5 V, poczynaj c od 0 V. Zmierzy i zapisa w tablicy warto ci napi wyj ciowych zmierzonych na wyprowadzeniu Y2, a odpowiadaj cych napi ciom ustawianym w zasilaczu. Tablica

10 PODSUMOWANIE 1. Wyniki pomiarów wykonanych w tym wiczeniu w uk adach TTL powinny by bliskie ich warto ciom teoretycznym: Napi cie wej ciowe w stanie niskim V IL 0,8 V, Napi cie wej ciowe w stanie wysokim V IH 2 V, Napi cie wyj ciowe w stanie niskim V OL 0,4 V, Napi cie wyj ciowe w stanie wysokim V OH 2,4 V 2. Wyniki pomiarów wykonanych w tym wiczeniu w uk adach CMOS powinny by bliskie ich warto ciom teoretycznym: Napi cie wej ciowe w stanie niskim V IL 30%V DD, Napi cie wej ciowe w stanie wysokim V IH 70%V DD, Napi cie wyj ciowe w stanie niskim V OL 10%V DD, Napi cie wyj ciowe w stanie wysokim V OH 90% V DD 10

11 wiczenie 1-2 Pomiar napi cia progowego PRZEDMIOT WICZENIA 1. Poznanie zale no ci mi dzy odpowiednimi wyj ciami a wej ciami. 2. Pomiar napi cia progowego bramek TTL i CMOS. DYSKUSJA Napi cie progowe V T jest napi ciem, przy którym napi cia wej ciowe i wyj ciowe s sobie równe. Uk ad zmieni stan, je li napi cie wej ciowe b dzie wi ksze lub napi cie wyj ciowe b dzie mniejsze od V T. Warto napi cia V T zale y od typu bramki logicznej. W wiczeniu tym wykonamy pomiary napi bramek TTL standardowych i serii LS, jak równie bramek CMOS standardowych i serii HC. NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) 3. Multimetr PROCEDURA A. Pomiar napi cia progowego uk adu TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. 2. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL

12 3. Zmierzy napi cie na wyprowadzeniach A1 i F1. Bramka U1 jest standardow bramk typu NAND z uk adu scalonego serii Napi cie progowe bramki U1 wynosi V T = V 4. Zmierzy napi cie na wyprowadzeniach A3 i F2. Bramka U2 jest bramk typu NOR z uk adu scalonego serii 74LS02. Napi cie progowe bramki U2 wynosi V T = V Rys Schemat monta owy (modu KL blok d) A. Pomiar napi cia progowego uk adu CMOS 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok d. 2. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +12 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Zmierzy napi cie na wyprowadzeniach A5 i Y1. Bramka U5 jest standardow bramk CMOS z uk adu scalonego serii CD4011. Napi cie progowe bramki U5 wynosi V T = V 4. Zmierzy napi cie na wyprowadzeniach A7 i Y2. Bramka U6 jest bramk CMOS o du ej szybko ci z uk adu scalonego 74HC02. Napi cie progowe bramki U6 wynosi V T = V 12

13 Rys Schemat monta owy (modu KL blok d) PODSUMOWANIE 1. Napi cia progowe V T bramek TTL standardowych i serii LS s sobie prawie równe. 2 Napi cie progowe V T standardowych bramek CMOS jest wi ksze ni bramek CMOS serii HC. 13

14 wiczenie 1-3 Pomiar napi cia/pr du PRZEDMIOT WICZENIA 1. Poznanie w asno ci napi ciowych i pr dowych bramek TTL i CMOS. 2. Pomiar napi cia i pr du bramek TTL i CMOS. DYSKUSJA Z napi znamionowych bramek TTL V IL 0,8 V, V OL 0,4 V, V IH 2 V, V OH 2,4 V, mo na okre li ich pr dy znamionowe I IH, I IL, I OH i I OL. Te znamionowe napi cia maj wp yw na dok adno poziomu wyj ciowego sygna u logicznego, podczas, gdy pr dy maj wp yw na zdolno bramki do sterowania zewn trznymi obci eniami. W trakcie niniejszego wiczenia zmierzymy i porównamy ze sob warto ci napi i pr dów ró nych bramek logicznych. Aby uzyska jak najwi ksz dok adno pomiaru tych parametrów, zaleca si notowa jak najwi cej cyfr po przecinku. NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) 3. Multimetr PROCEDURA A. Pomiar napi cia i pr du wej ciowego/wyj ciowego uk adu TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Wykona po- czenia pos uguj c si rysunkiem uk adu pomiarowego przedstawionym na rys i schematem monta owym przedstawionym na rys

15 Rys Schemat monta owy (modu KL blok c) Rys Uk ad do pomiaru napi cia i pr du standardowej bramki TTL 2. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Zmierzy napi cie na wej ciu U1 i ustawi rezystor R12 tak, aby napi cie wej ciowe V IL =0,8 V. Zmierzy i zapisa napi cie wyst puj ce na rezystorze R9, V I = V. Obliczy warto pr du wej ciowego V IL = V I /100 = ma. Zmierzy napi cie na wyprowadzeniu U1 i ustawi rezystor R14 tak, aby napi cie maksymalne V OH = V i minimalne V OH = V. 3. Rezystorem R14 ustawi napi cie V OH = 2,4 V i w miejsce wtyku mostkuj cego, miedzy rezystor R14 a mas, w czy amperomierz. Zmierzy i zapisa warto pr du I OH = ma. 4. Zdj wtyki mostkuj ce z R9-R11 i F1-R13 i prze o y je na R8-R11 i F2-R13. Zmierzy charakterystyki napi cia i pr du bramki U2 (seria LS). 15

16 Rys Uk ad do pomiaru napi cia i pr du bramki TTL (serii LS) 5.. Zmierzy napi cie na wej ciu U2 i ustawi rezystor R12 tak, aby napi cie wej- ciowe V IL =0,8 V. Zmierzy i zapisa napi cie wyst puj ce na rezystorze R8, V I = V. Obliczy warto pr du wej ciowego V IL = V I /100 = ma. Zmierzy napi cie wyj ciowe na wyprowadzeniu U2 i ustawi rezystor R14 tak, aby uzyska napi cia: maksymalne V OH = V i minimalne V OH = V. 6. Rezystorem R14 ustawi napi cie V OH = 2,4 V i w miejsce wtyku mostkuj cego, miedzy rezystor R14 a mas, w czy amperomierz. Zmierzy i zapisa warto pr du I OH = ma. 7. Wykona po czenia pos uguj c si rysunkiem uk adu pomiarowego przedstawionym na rys i schematem monta owym przedstawionym na rys Ustawi rezystor R12 tak, aby napi cie wej ciowe V IH by o równe 2 V. Zmierzy i zapisa napi cie wyst puj ce na rezystorze R9, V I = V. Obliczy warto pr du wej ciowego V IH = V I /100 = ma. 8. Zmierzy napi cie wyj ciowe na wyprowadzeniu U1 i ustawi rezystor R14 tak, aby uzyska napi cia: maksymalne V OL = V i minimalne V OL = V. 9. Rezystorem R14 ustawi napi cie V OL = 0,4 V i w miejsce wtyku mostkuj cego, mi dzy rezystor R14 a plus napi cia zasilania +5 V, w czy amperomierz. Zmierzy i zapisa warto pr du I OL = ma. 16

17 Rys Schemat monta owy (modu KL blok c) Rys Uk ad do pomiaru napi cia i pr du standardowej bramki TTL 10. Zdj wtyki mostkuj ce z R9-R10 i F1-R13 i przenie je odpowiednio na R8-R10 i F2-R Rezystorem R12 ustawi napi cie V IH = 2 V. Zmierzy napi cie na rezystorze R8, napi cie wej ciowe V I = V. Obliczy warto pr du I IH = V I /100 = = ma. 17

18 Rys Uk ad do pomiaru napi cia i pr du bramki TTL (serii LS) 12. Zmierzy napi cie wyj ciowe na wyprowadzeniu U2 i ustawi rezystor R14 tak, aby uzyska napi cia: maksymalne V OL = V i minimalne V OL = V. 13. Rezystorem R14 ustawi napi cie V OL = 0,4 V i w miejsce wtyku mostkuj cego, mi dzy rezystor R14 a plus napi cia zasilania +5 V, w czy amperomierz. Zmierzy i zapisa warto pr du I OL = ma. B. Pomiar napi cia i pr du uk adu CMOS 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok d. Wykona po czenia pos uguj c si rysunkiem uk adu pomiarowego przedstawionym na rys i schematem monta owym przedstawionym na rys (z wyj tkiem wtyku mostkuj cego oznaczonego symbolem $). 2. Doprowadzi do modu u KL napi cie sta e +12 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Do czy plus napi cia V do plusa napi cia 12 V. 3. Rezystorem R19 ustawi napi cie wej ciowe V IL na 3,6 V. Zmierzy napi cie V I na rezystorze R16 i obliczy pr d I IL = V I /100 = ma. 4. Zmierzy napi cie wyj ciowe na wyprowadzeniu Y1, a nast pnie reguluj c rezystorem R21 uzyska napi cie maksymalne V OH = V i minimalne V OH = V. 5. Rezystorem R21 ustawi napi cie V OH = 10,8 V i miejsce wtyku mostkuj cego oznaczonego symbolem # w czy amperomierz. Zmierzy i zapisa pr d I OH = ma. 18

19 6. Rezystorem R19 ustawi napi cie wej ciowe V IH na 8,4 V. Wyj wtyk mostkuj cy oznaczony symbolem # i w jego miejsce w o y wtyk oznaczony symbolem $. Zmierzy napi cie V I na rezystorze R16 i obliczy pr d I IH = V I /100 = ma. 7. Zmierzy napi cie wyj ciowe na wyprowadzeniu Y1, a nast pnie reguluj c rezystorem R21 uzyska napi cie maksymalne V OL = V i minimalne V OL = V. 8. Rezystorem R21 ustawi napi cie V OL = 1,2 V i miejsce wtyku mostkuj cego oznaczonego symbolem $ w czy amperomierz. Zmierzy i zapisa pr d I OL = ma. Rys Schemat monta owy (modu KL blok d) Rys Uk ad do pomiaru napi cia i pr du bramki CMOS 19

20 PODSUMOWANIE 1. Bramki CMOS charakteryzuj si napi ciami wej ciowymi V IL 30%V DD, V IH 70%V DD, oraz napi ciami wyj ciowymi V OL 10%V DD, V OH 90% V DD. Gdy obci - enie jest od czone, to V OH = V DD oraz V OL = 0 V. 2. W zwi zku z wi ksz warto ci rezystancji bramek TTL serii LS, bramki te maj mniejszy pr d wej ciowy ni standardowe bramki TTL. Natomiast pr dy wyj ciowe tych bramek s prawie równe. 20

21 wiczenie 1-4 W asno ci podstawowych bramek logicznych PRZEDMIOT WICZENIA 1. Poznanie symboli i w asno ci. 2. Zmierzenie parametrów podstawowych bramek logicznych. DYSKUSJA Parametry wej ciowe i wyj ciowe podstawowych bramek logicznych s nast puj ce: V OH = napi cie wyj ciowe w stanie wysokim I OH = pr d wyj ciowy w stanie wysokim V OL = napi cie wyj ciowe w stanie niskim I OL = pr d wyj ciowy w stanie niskim V IH = napi cie wej ciowe w stanie wysokim I IH = pr d wej ciowy w stanie wysokim V IL = napi cie wej ciowe w stanie niskim I IL = pr d wej ciowy w stanie niskim W asno ci bramek TTL s inne ni bramek CMOS. Do czane do nich rezystory obci aj ce i ograniczaj ce pr d maj te ró n warto. Tak jest na przyk ad w przypadku bramek OR i AND: 1. Stany wej ciowe NISKIE i WYSOKIE bramek TTL i CMOS Wej cia bramek TTL s do czane do rezystora 1 k podczas, gdy wej cia bramek CMOS s do czane do rezystora 10 k. Wej cia w stanie NISKIM bramek TTL Wej cia w stanie NISKIM bramek CMOS 21

22 Rezystancja bramek TTL serii LS wynosi ok. 50 k. Je li wej cie X bramki TTL typu OR zostanie uziemione, to stan wyj cia F b dzie taki sam jak wyj cia A (F=A), co spowoduje brak mo liwo ci sterowania stanami bramki. Je li do wej cia X bramki do czy si jeden koniec rezystora, a jego drugi koniec po czy si z mas, to konfiguracja ta stanie si równowa na konfiguracji z umasionym wej ciem, czyli F=A. W razie potrzeby do wej cia X mo na doprowadzi sygna, czyli F=A+X. St d te mo na sterowa wyj ciem bramki za pomoc wej cia X. 2. Bramka AND Wej cie bramki TTL typu AND b dzie w stanie wysokim, gdy wej cie to nie jest obci one lub, gdy jest po czone bezpo rednio z plusem napi cia zasilania (+5 V). Wej cie bramki CMOS typu AND b dzie w stanie wysokim, gdy wej cie to zostanie po czone z plusem napi cia zasilania (np. +15 V), lub te za po rednictwem rezystora o warto ci co najmniej 10 k. Stan wej ciowy WYSOKI bramek TTL Stan wej ciowy stan WYSOKI bramek CMOS W tablicy prawdy przedstawiono stany wej ciowe i odpowiadaj ce im stany wyj ciowe bramek logicznych w warunkach idealnych. 22

23 3. Bramka OR Opis Gdy A=0, B=0, to wyj cie F=0 Gdy A=0, B=1, to wyj cie F=1 Gdy A=1, B=0, to wyj cie F=1 Gdy A=1, B=1, to wyj cie F=1 Zgodnie ze wyra eniem boolowskim 4. Bramka AND Opis Gdy A=0, B=0, to wyj cie F=0 Gdy A=0, B=1, to wyj cie F=0 Gdy A=1, B=0, to wyj cie F=0 Gdy A=1, B=1, to wyj cie F=1 Zgodnie ze wyra eniem boolowskim F=AB 5. Bramka NOT Gdy A=0, to wyj cie F=1 Gdy A=1, to wyj cie F=0 Zgodnie ze wyra eniem boolowskim 23

24 6. Bramka XOR Gdy A=B, to wyj cie F=0 Gdy A B, to wyj cie F=1 Zgodnie ze wyra eniem boolowskim 7. Bramka NAND Stany wyj cia bramki NAND s dok adnie przeciwne do stanów wyj cia bramki AND. Opis Gdy A=0, B=0, to wyj cie F=1 Gdy A=0, B=1, to wyj cie F=1 Gdy A=1, B=0, to wyj cie F=1 Gdy A=1, B=1, to wyj cie F=0 Zgodnie ze wyra eniem boolowskim 8. Bramka NOR Stany wyj cia bramki NOR s dok adnie przeciwne do stanów wyj cia bramki OR. 24

25 Opis Gdy A=0, B=0, to wyj cie F=1 Gdy A=0, B=1, to wyj cie F=0 Gdy A=1, B=0, to wyj cie F=0 Gdy A=1, B=1, to wyj cie F=0 Zgodnie ze wyra eniem boolowskim Powy sze tablice prawdy bazuj na tzw. logice dodatniej, w której 1 reprezentuje napi cie dodatnie, a 0 reprezentuje napi cie ujemne. W logice ujemnej powy sze zale no ci s odwrotne. Porówna ze sob ni ej przedstawione tablice prawdy sporz dzone dla bramek NOR pracuj cych w logice dodatniej i ujemnej: Obserwuj c tablic prawdy dla bramki NOR w logice ujemnej, mo na stwierdzi, e jest ona równowa na bramce AND w logice dodatniej. NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) 3. Oscyloskop 25

26 PROCEDURA A. Wyznaczenie charakterystyk bramki AND 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Wykona po czenia pos uguj c si rysunkiem uk adu pomiarowego przedstawionym na rys i schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok d) Rys Uk ady zast pcze bramek AND i OR 2. Do czy wej cia A1 i A2 bramki do prze czników danych SW0, SW1, a wyj cie F3 do wska nika stanu logicznego L0. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej bramki, zapisa w tablicy odpowiadaj ce im stany wyj- ciowe. 26

27 3. Do wej cia A2 bramki doprowadzi z generatora funkcyjnego sygna prostok tny o poziomie TTL i cz stotliwo ci 10 Hz. Bior c pod uwag przedstawione poni ej warunki na wej ciu A1 (pobieranie sygna u prostok tnego o cz stotliwo ci 1 Hz z generatora sygna u zegarowego), zmierzy i zanotowa przebiegi wej ciowe i wyj ciowe. B. Wyznaczenie charakterystyk bramki OR 1. W tej sekcji skorzysta z bramki U2 znajduj cej si w bloku c modu u KL Do czy wej cia A3 i A4 bramki do prze czników danych SW0, SW1, a wyj cie F4 do wska nika stanu logicznego L1. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej bramki, zapisa w niej odpowiadaj ce stany na wyj- ciu F4. 27

28 3. Do wej cia A4 bramki doprowadzi z generatora funkcyjnego sygna prostok tny o poziomie TTL i cz stotliwo ci 10 Hz. Bior c pod uwag przedstawione poni ej warunki na wej ciu A3 (pobieranie sygna u o cz stotliwo ci 1 Hz z generatora sygna u zegarowego), zmierzy i zanotowa przebiegi wej ciowe i wyj ciowe. C. Wyznaczenie charakterystyk bramki NOT 1. Do czy wej cie C1 bramki do prze cznika danych SW0 a wyj cie F6 bramki do wska nika stanu logicznego L1. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej cia bramki, zapisa w tablicy odpowiadaj ce im stany na wyj- ciu F6. 2. Do czy wyj cie F6 do C2, a wyj cie F7 bramki do wska nika stanu logicznego L2. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej cia bramki, zapisa w tablicy odpowiadaj ce im stany na wyj ciu F7. D. Wyznaczenie charakterystyk bramki NAND 1. Do nw. pomiarów zostanie u yta bramka U1. Do czy wej cia A1 i A2 bramki odpowiednio do prze czników danych SW0, SW1, a wyj cie F1 do wska nika stanu logicznego L1. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej bramki, zapisa w tablicy odpowiadaj ce im stany wyj ciowe. 28

29 2. Do wej cia A2 bramki doprowadzi z generatora funkcyjnego sygna prostok tny o poziomie TTL i cz stotliwo ci 10 Hz. Bior c pod uwag przedstawione poni ej warunki na wej ciu A1 (pobieranie sygna u prostok tnego o cz stotliwo ci 1 Hz z generatora sygna u zegarowego), zmierzy i zanotowa przebiegi wej ciowe i wyj ciowe. E. Wyznaczenie charakterystyk bramki NOR 1. Do nw. pomiarów zostanie u yta bramka U2. Do czy wej cia A3 i A4 bramki odpowiednio do prze czników danych SW0, SW1, a wyj cie F2 bramki do wska nika stanu logicznego L1. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej bramki, zapisa w tej tablicy odpowiadaj ce stany wyj ciowe. 29

30 2. Do wej cia A4 bramki doprowadzi z generatora funkcyjnego sygna prostok tny o poziomie TTL i cz stotliwo ci 10 Hz. Bior c pod uwag przedstawione poni ej warunki na wej ciu A3 (pobieranie sygna u prostok tnego o cz stotliwo ci 1 Hz z generatora sygna u zegarowego), zmierzy i zanotowa przebiegi wej ciowe i wyj ciowe. F. Wyznaczenie charakterystyk bramki XOR 1. Do poni szych pomiarów zostanie u yta bramka U4. Do czy wej cia C4 i C5 bramki do prze czników danych SW0, SW1, a wyj cie F9 bramki do wska nika stanu logicznego L1. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej bramki, zapisa w tablicy odpowiadaj ce im stany wyj ciowe. 2. Do wej cia C4 bramki doprowadzi z generatora funkcyjnego sygna prostok tny o poziomie TTL i cz stotliwo ci 10 Hz. Bior c pod uwag przedstawione poni ej warunki na wej ciu C5 (pobieranie sygna u prostok tnego o cz stotliwo ci 1 Hz z generatora sygna u zegarowego), zmierzy i zanotowa przebiegi wej ciowe i wyj ciowe. 30

31 PODSUMOWANIE Podstawowe bramki logiczne s bazowymi elementami uk adów logicznych kombinacyjnych i sekwencyjnych. Bramki TTL i CMOS s obecnie u ywane szeroko w aplikacjach przemys owych. Parametry elektryczne bramek nale cych do tych dwóch rodzin s ró ne. Ka da wymienionych powy ej podstawowych bramek logicznych charakteryzuje si w asn tablic prawdy opisuj c zale no mi dzy jej stanem wyj ciowym, a stanem wej ciowym. 31

32 wiczenie 1-5 Interfejs mi dzy bramkami logicznymi PRZEDMIOT WICZENIA 1. Zapoznanie si z technik po czenia za po rednictwem interfejsu. 2. Zbudowanie interfejsu z TTL na CMOS oraz z CMOS na TTL. DYSKUSJA Bramki TTL i CMOS s bramkami stosowanymi najcz ciej. Dane tych bramek przedstawiono poni ej: TTL CMOS Napi cie zasilania +5 V ±0,25 V 3 18 V Napi cie wej. w stanie niskim V IL 0,8 V 1,5 V Napi cie wej. w stanie wysokim V IH 2,0 3,5 V Napi cie wyj. w stanie niskim V OL 0,4 V 0 V Napi cie wyj. w stanie wysokim V OH 2,4 V 5 V Pr d wej ciowy w stanie niskim I IL 1,6 ma 0,1 µa Pr d wyj ciowy w stanie wysokim I IH 40 µa 0,1 ma Pr d wyj ciowy w stanie niskim I OL 16 ma 1 ma Pr d wyj ciowy w stanie wysokim I OH 0,4 µa 0,1 ma Mo na zauwa y, e wymaganie odno nie napi cia wej ciowego bramki CMOS jest wy sze ni mo liwo ci po tym wzgl dem napi cia wyj ciowego bramki TTL. Je li do sterowania bramk CMOS u yje si bramki TTL, to napi cie wyj ciowe bramki TTL musi zosta zwi kszone w takim stopniu, aby dostosowa je do wymaga napi ciowych wej cia bramki CMOS. Z drugiej strony, gdy do sterowania bramk TTL u ywa si bramki CMOS, to pr d wyj ciowy bramki CMOS musi zosta zwi kszony. To t umaczy, dlaczego powinno si dok adnie prze ledzi dane techniczne zamieszczone w katalogach, zanim zbuduje si jakikolwiek uk ad interfejsu. 32

33 Aby zwi kszy napi cie wej ciowe doprowadzane do uk adu CMOS sterowanego bramk TTL, nale y u y do tego rezystora Rx do czonego do plusa napi cia zasilania (jak to przedstawiono na rys ). Zakres rezystancji Rx wynosi 390 4,7 k dla standardowej bramki TTL i k dla bramki TTL serii LS. Gdy bramk TTL steruje si za pomoc braki CMOS to, aby zwi kszy pr d wyj ciowy bramki CMOS, nale y mi dzy nie w czy uk ad buforowy. Dwie standardowe bramki CMOS po czone równolegle mog sterowa bramk TTL serii LS. Rys Uk ad interfejsu z TTL na CMOS NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) 3. Multimetr PROCEDURA A. Interfejs z TTL na CMOS 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa bloki c i d. Wykona po czenia pos uguj c si schematem monta owym uk adu pomiarowego przedstawionym na rys Bramka U1 jest standardow bramk TTL. 2. Zmierzy rezystancj (R13+R14) i ustawi rezystor R14 tak, aby multimetr wskaza warto 2,2 k. 3. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL i po czy wyprowadzenie V+ z wyprowadzeniem +5 V. Zapewni to zasilanie zarówno bramek TTL jak i CMOS. Do czy wej cie A1 do prze cznika danych SW0. Doprowadzaj c kolej- 33

34 no, zgodnie z poni sz tablic, stany logiczne do wej cia bramki, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach F1, A5 i Y1. 4. Do czy rezystor R14 do wyprowadzenia +5 V, u ywaj c do tego celu wtyku mostkuj cego. Powtórzy krok 3 niniejszej procedury. Rys Schemat monta owy (modu KL bloki c i d) B. Interfejs z CMOS na TTL 1. Do poni szych pomiarów zostanie u yta bramka U7. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys Po czy wyj cie Y8 bramki U7 z wej ciem A1 bramki U1, a wej cie C8 bramki U7 z prze cznikiem danych SW1. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej cia bramki C8, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach Y8, A1 i F1. 34

35 3. Po czy wyprowadzenia C6, C7 i C8 równolegle, u ywaj c do tego wtyku mostkuj cego. Powtórzy krok Po czy wyprowadzenie Y8 z wej ciami C1, C2 i C3 bramki U3. Po czy wyj cia F6, F7 i F8 bramki U3 równolegle. Powtórzy krok 2. PODSUMOWANIE 1. Teoretyczne napi cie bramki TTL w stanie wysokim V OH wynosi 2,4 V, które jest dopuszczalnym napi ciem minimalnym. Jednak w aktualnych aplikacjach interfejsu z TTL na CMOS, napi cie wyj ciowe bramki TTL jest bardzo bliskie napi ciu +5 V i wystarczaj ce do wysterowania bramki CMOS. 2. Dodanie rezystora do wyj cia bramki TTL zwi ksza jej napi cie wyj ciowe, jak równie jej tolerancj na zak ócenia. 3. Gdy stan na wyj ciu bramki CMOS wynosi 1, to jej minimalne napi cie wyj ciowe jest w przybli eniu równe 4,4 V. Z drugiej strony, minimalne wymagane napi cie wyj ciowe bramki TTL wynosi ok. 2 V, co powoduje, e zostaje 2,4 V podatno- ci lub tolerancji na zak ócenia. 35

36 Rozdzia 2 Kombinacyjne uk ady logiczne Kombinacyjne uk ady logiczne s zbudowane z podstawowych bramek logicznych. Parametry wyj ciowe takich uk adów zale wy cznie od parametrów wej cia bie cego stopnia. Parametry wej ciowe i wyj ciowe poprzednich stopni nie maj na nie adnego wp ywu. St d te parametry wyj ciowe ka dego z o onego uk adu logicznego mog by wyra one za pomoc wyra e boolowskich. G ówne elementy kombinacyjnego uk adu logicznego to: zmienne wej ciowe, bramki logiczne i zmienne wyj ciowe. Zmienna wej ciowa powinna by wi ksza lub mniejsza od zmiennej wej ciowej, lecz obie z nich s sygna ami binarnymi, czyli równe 0 lub 1. Zak adaj c, e w kombinacyjnym uk adzie logicznym jest n zmiennych wej ciowych, to b d w nim mo liwe tylko dwie kombinacje stanów wej ciowych, ka da z jedn odpowiadaj c niej kombinacj stanów wyj ciowych. Przed zaprojektowaniem i zbudowaniem kombinacyjnego uk adu logicznego, nale y wzi pod uwag poni sze informacje: 1. Tablice prawdy bramek logicznych 2. Wyra enie boolowskie 3. Tablic Karnaugha 4. Prawa De Morgana Poni sze kombinacje bramek s stosowane bardzo cz sto i wraz z wieloma innymi kombinacjami bramek logicznych przedstawiono je w niniejszym rozdziale. 1. Kombinacyjne uk ady logiczne z o one z bramek NAND i NOR. 2. Bramka AND-OR-INWERTER (A-O-I) 3. Bramka XOR 4. Bramki z otwartym kolektorem 5. Bramki trójstanowe 6. Uk ady arytmetyczne 7. Uk ady koderów i dekoderów 8. Uk ady multiplekserów i demultiplekserów 9. Uk ady komparatorów 36

37 wiczenie 2-1 Uk ad z bramkami NOR PRZEDMIOT WICZENIA 1. Zapoznanie si ze sposobami konstruowania z bramek NOR innych bramek logicznych. 2. Konstruowanie bramek NOT i OR z bramek NOR. DYSKUSJA Symbol bramki NOR przedstawiono na rys Wyra enie boolowskie dla bramki NOR ma posta, a wed ug prawa De Morgana. Poniewa gdy A=B, to. Gdy B=0, to. Z tego wynika, e bramki NOR mo na u ywa do budowy bramek NOR, OR, AND, NAND i XOR. W tym wiczeniu b dziemy budowa ró ne bramki logiczne, cz c w ró ny sposób bramk lub bramki NOR. Rys Symbol bramki NOR NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) PROCEDURA 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Bramka U2 z rys (a) b dzie u yta do budowy bramki NOT przedstawionej na rys (b). Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL

38 (a) Schemat monta owy (modu KL blok c) (b) Symbol zast pczy bramki NOT Rys Bramka NOR u yta jako bramka NOT 2. Do czy wej cia A3 i A4 bramki do prze czników danych SW0, SW1, a wyj cie F2 bramki do wska nika stanu logicznego L1. Ustawi prze cznik danych SW0 na 0 i obserwowa stany logiczne na F1, przy prze czniku SW1 ustawionym kolejno w pozycjach SW1= 0 i SW1= 1. Gdy SW1= 0, to F2 = Gdy SW1= 1, to F2 = Czy uk ad dzia a jak bramka NOT? 3.. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Po dokonaniu po cze wyprowadzenia A3 i A4 s po czone razem (A3=A4). Do czy wyprowadzenie A3 do prze cznika danych SW0, a wyj cie F2 do wska nika stanu logicznego L1. Gdy SW0= 0, to F2 = Gdy SW0= 1, to F2 = Czy uk ad dzia a jak bramka NOT? 38

39 (a) Schemat monta owy (modu KL blok c) (b) Symbol zast pczy bramki NOT Rys Bramka NOR u yta jako bramka NOT 4.. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Do czy wyprowadzenie A3 do prze cznika danych SW0, a wyj cie F4 do wska nika stanu logicznego L1. Gdy SW0= 0, to F4 = Gdy SW0= 1, to F4 = Czy uk ad dzia a jak bufor? (a) Schemat monta owy (modu KL blok c) 39

40 (b) Symbol zast pczy bufora Rys Bramka NOR u yta jako bufor 5.. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Do czy wyprowadzenie A3 do prze cznika danych SW0, wyprowadzenie A4 do prze cznika SW1, a wyj cie F4 do wska nika stanu logicznego L1. (a) Schemat monta owy (modu KL blok c) (b) Symbol zast pczy bramki OR Rys Bramka NOR u yta jako bramka OR 6. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej bramek A3 i A4, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniu F4. Tablica

41 PODSUMOWANIE 1. Bramk NOR mo na u y do budowy prawie ka dej podstawowej bramki logicznej. 2. S dwa sposoby zastosowania bramki NOR jako inwertera. Poniewa bramki TTL pobieraj wi kszy pr d ze ród a zasilania, gdy ich wej cie jest uziemione; zatem, je li bramka NOR typu TTL ma by u yta jako inwerter, to powinno si oba wej cia tej bramki po czy razem. 41

42 wiczenie 2-2 Uk ad z bramkami NAND PRZEDMIOT WICZENIA 1. Zapoznanie si ze sposobami konstruowania z bramek NAND ró nych bramek logicznych. 2. Konstruowanie bramek NOT, AND i OR z bramek NAND. DYSKUSJA Na rys. 2-4 przedstawiono symbol bramki NAND. Wyra enie boolowskie dla bramki NAND jest, a prawo De Morgana Gdy A=B, to. Z kolei, gdy B=1, to. Podobnie jak bramki NOR bramki NAND mog by u yte do budowy ka dej podstawowej bramki logicznej. W tym wiczeniu b dziemy budowa ró ne bramki logiczne, cz c na ró ne sposoby bramk lub bramki NAND. Rys Symbol bramki NAND NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) PROCEDURA 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Umie ci wtyk mostkuj cy w miejscu pokazanym na ryc (a), u ywaj c bramki U2 do budowy bramki NOT przedstawionej po lewej stronie rys (b). Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL

43 (a) Schemat monta owy (modu KL blok b) (b) Bramka NOT zbudowana z bramki NAND Rys Bramka NOT zbudowana z bramki NAND 2. Do czy wej cie A bramki do prze cznika danych SW1, a wyj cie F2 do wska nika stanu logicznego L1. Zaobserwowa i zapisa wyj ciowe stany logiczne. Gdy SW1= 0, to F2 = Gdy SW1= 1, to F2 = Czy uk ad dzia a jak bramka NOT? 3. Usun wtyk mostkuj cy cz cy wyprowadzenie A z A1. Do czy wej cie A1 bramki do napi cia +5 V ( 1 ), aby stworzy w ten sposób bramk NOT widoczn po prawej stronie, na rys (b). Pozosta e po czenia nale y pozostawi niezmienione. Zaobserwowa i zapisa wyj ciowe stany logiczne. Gdy SW1= 0, to F2 = Gdy SW1= 1, to F2 = Czy uk ad dzia a jak bramka NOT? 4. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Do czy wyprowadzenie A do prze cznika danych SW1, wyprowadzenie A1 do prze cznika SW2, a wyj cie F4 do wska nika stanu logicznego L1. 43

44 (a) Schemat monta owy (modu KL blok b) (b) Uk ad zast puj cy bramk AND Rys Bramka AND zbudowana z bramek NAND 5. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej A1 i A bramki, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniu F4. Czy uk ad dzia a jak bramka AND? Tablica Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Do czy wyprowadzenie A do prze cznika danych SW1, wyprowadzenie D do prze cznika SW2, a wyj cie F4 do wska nika stanu logicznego L1. 44

45 (a) Schemat monta owy (modu KL blok b) (b) Uk ad zast puj cy bramk OR Rys Uk ad zbudowany a bramek NAND i zast puj cy bramk OR 7. Doprowadzaj c kolejno, zgodnie z poni sz tablic, stany logiczne do wej D i A bramek, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniu F4. Czy uk ad dzia a jak bramka OR (F=A+B)? Tablica PODSUMOWANIE 1. Bramki NAND mog by u yte do budowy prawie ka dej podstawowej bramki logicznej. 2. S dwa sposoby budowy inwertera z bramek NAND. Poniewa w stanie wysokim bramka TTL nie pobiera ze ród a zasilania prawie adnego pr du to, gdy do budowy inwertera u yje si bramek NAND, nale y po czy niewykorzystane wej cie z wysokim potencja em. 45

46 wiczenie 2-3 Uk ad z bramkami XOR PRZEDMIOT WICZENIA 1. Poznanie w asno ci bramek XOR. 2. Konstruowanie bramek XOR z bramek NAND lub innych podstawowych bramek logicznych. DYSKUSJA Na rys przedstawiono symbol bramki XOR. Sygna na wyj ciu F spe nia zale no. Bramki XOR mo na budowa z bramek NOT, OR, AND, NOR i NAND lub z czterech bramek NAND, jak to przedstawiono na przedstawiono odpowiednio na rysunkach 2-3-2(a) i 2-3-2(b). Rys Symbol bramki XOR (a) Bramka XOR zbudowana z podstawowych bramek logicznych (b) Bramka XOR zbudowana z bramek NAND Rys Uk ady bramki XOR Poniewa to, gdy B=0,, a uk ad pracuje jak bufor. Gdy natomiast B=1, to i uk ad pracuje jak inwerter. Innymi s owy stan wej- ciowy bramki XOR determinuje, czy uk ad b dzie pracowa jako bufor, czy jako inwerter. W tym wiczeniu u yjemy podstawowych bramek logicznych do budowy bramek XOR oraz do przestudiowania zale no ci mi dzy ich stanami wej ciowymi i wyj ciowymi. 46

47 NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) PROCEDURA A. Zbudowanie bramki XOR z bramek NAND 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Do czy wej- cie A do prze cznika danych SW1, wej cie D do prze cznika SW2, a wyj cia: F1 do L1, F2 do L2, F3 do L3 i F4 do L4. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL (a) Schemat monta owy (modu KL blok b) (b) Uk ad zast puj cy bramk XOR Rys Uk ad zbudowany a bramek NAND i zast puj cy bramk XOR 2. Doprowadzaj c kolejno, zgodnie z tablic 2-3-1, stany logiczne do wej A i D uk adu bramek, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach wyj ciowych. 47

48 Tablica B. Zbudowanie bramki XOR z podstawowych bramek logicznych 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem elektrycznym uk adu przedstawionym na rys (b). Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Do czy wej cia A i B odpowiednio do prze czników danych SW1 i SW2, a wyj- cia: F1 do L1, F2 do L2, i F3 do L3. (a) Schemat monta owy (modu KL blok a) (b) Uk ad zast puj cy bramk XOR Rys Uk ad zast puj cy bramk XOR zbudowany z podstawowych bramek logicznych 48

49 3. Doprowadzaj c kolejno, zgodnie z tablic 2-3-2, stany logiczne do wej A i B bramek, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach wyj ciowych. Tablica PODSUMOWANIE 1. Bramk XOR mo na zbudowa z czterech bramek NAND lub z bramek podstawowych. Cho rezultat b dzie ten sam, to konfiguracja zawieraj ca cztery bramki NAND jest du o prostsza. 2. Do czaj c do wyj cia bramki XOR bramk NOT mo na ja przekszta ci w bramk XNOR. 49

50 wiczenie 2-4 Uk ady bramki AOI PRZEDMIOT WICZENIA 1. Zapoznanie si z g ównymi zadami budowy z o onych uk adów logicznych. 2. Konstruowanie bramki AOI z bramek podstawowych. DYSKUSJA Bramka AND-OR-INVERTER (AOI) sk ada si z dwóch bramek AND, jednej bramki OR i jednego inwertera (bramki NOT). Symbol bramki AOI przedstawiono na rys Wyra- enie boolowskie dla wyj cia F tej bramki jest nast puj ce: Rys Bramka AOI Zale no (1) przedstawiaj c prawo De Morgana mo na przekszta ci na: Zale no (1) jest te nazywana sum iloczynów. Zale no (2) jest te nazywana iloczynem sum. Z za o enia bramka AOI jest kombinacj logiczn sumy iloczynów. 50

51 NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) PROCEDURA 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Uk ady przedstawione na rys zawieraj uk ad aktualny bramki AOI i jej uk ad zast pczy. (a) Schemat monta owy (modu KL blok a) (b) Uk ad aktualny (c) Uk ad zast pczy Rys Uk ad bramki AOI 51

52 2. Do czy wej cia A, A1, B i B1 odpowiednio do prze czników danych SW0, SW1, SW2 i SW3. Do czy wyj cia F3 i F4 odpowiednio do wska ników stanów logicznych L1 i L2. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Ustawi B B1 na 0, a nast pnie doprowadzaj c kolejno, zgodnie z tablic 2-4-1, stany logiczne do wej A i A1, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach wyj ciowych. Tablica Czy stany na wyj ciu F3 s takie same jak w przypadku funkcji AND (F3=A A1)? 4. Czy, gdy B B1 0, to stany na wyj ciu F3 s takie same jak w przypadku funkcji AND (F3=A A1)? 5. Gdy A A1, to doprowadzaj c kolejno, zgodnie z tablic 2-4-2, stany logiczne do wej B i B1, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach wyj ciowych. Tablica Czy stany na wyj ciu F3 s takie same jak w przypadku funkcji AND (F3=B A1)? 52

53 6. Czy, gdy A A1 0, to stany na wyj ciu F3 s takie same jak w przypadku funkcji AND (F3=B B1)? 7. Czy stany na wyj ciu F3 spe niaj zale no F3 = A A1 +B B1? PODSUMOWANIE 1. Bramk AOI mo na te zbudowa z dwóch bramek AND i jednej bramki NOR. 2. Poni sze uk ady scalone TTL spe niaj funkcj AOI: 7450, 7451, 7453, 7454, 7460 i Niektóre z nich s dwuwej ciowymi bramkami OR, a niektóre bramkami OR o wielu wej ciach. Niektóre wyró niaj si wyj ciem bramki pracuj cym przy poszerzonym napi ciu zasilania lub typu otwarty kolektor, aby umo liwi realizacj ró nych funkcji logicznych uk adów z o onych. 53

54 wiczenie 2-5 Uk ady komparatorów PRZEDMIOT WICZENIA 1. Poznanie zasad budowy i dzia ania komparatorów cyfrowych. 2. Konstruowanie komparatorów z podstawowych bramek logicznych i uk adu scalonego. DYSKUSJA Do wykonania jakiejkolwiek operacji porównania s niezb dne dwie liczby. Komparator w swojej najprostszej postaci ma dwa wej cia. Je li te dwa wej cia zostan nazwane A i B, to s mo liwe wtedy trzy wyj cia: A>B, A=B i A<B. Schemat i symbol prostego komparatora przedstawiono na rys (a) Schemat logiczny (b) Symbol uk adu Rys Komparator 54

55 Na rys przedstawiono komparator jednobitowy. W aplikacjach obecnie opracowywanych najcz ciej u ywa si komparatora czterobitowego. Scalony komparator jednobitowy okre laj cy w asno ci sygna u wej ciowego (mniejszy, wi kszy od warto ci granicznej) zawiera uk ad scalony TTL 7485 oraz CMOS Uk ad scalony TTL jest uk adem, który tylko sprawdza (przez porównanie), czy sygna y wej ciowe s sobie równe. W komparatorze czterobitowym ka dy bit reprezentuje pot g liczby 2 tj. 2 0, 2 1, 2 2 i 2 3. Proces porównywania rozpoczyna si od bitu najbardziej znacz cego (2 3 ). Je li dla bitu 2 3 sygna na wej ciu A jest wi kszy od sygna u na wej ciu B, to wyj cie A>B komparatora zostaje ustawione w stan wysoki. Je li dla bitu 2 3 sygna y na wej ciach A i B s sobie równe, to operacja porównywania jest przenoszona do nast pnego bitu (2 2 ). Je li na tym etapie porównywania, nadal sygna y wej- ciowe s równe, to proces porównywania jest powtarzany dla nast pnego bitu. Je li z kolei dla najmniej znacz cego bitu (2 0 ) sygna y wej ciowe s w dalszym ci gu równe, to wyj cie A=B komparatora przechodzi w stan wysoki. (a) Uk ad porównuj cy zbudowany z czterech komparatorów jednobitowych (b) Symbol uk adowy Rys Komparator czterobitowy 55

56 NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (1) 3. KL modu edukacyjny z kombinacyjnym uk adem logicznym (5) PROCEDURA A. Zbudowanie komparatora z podstawowych bramek logicznych 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys (a) i schematem logicznym uk adu przedstawionym na rys (b). (a) Schemat monta owy (modu KL blok a) (b) Schemat logiczny Rys komparator jednobitowy 56

57 2. Wej cia uk adu s w stanie aktywnym wysokim. Do czy wej cia A i B odpowiednio do prze czników danych SW1 i SW2. Wyj cia s w stanie aktywnym niskim. Do czy wyj cia F1, F2 i F5 odpowiednio do wska ników stanów logicznych L1, L2 i L3. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Doprowadzaj c kolejno, zgodnie z tablic 2-5-1, stany logiczne do wej A i B, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach wyj ciowych. Tablica B. Zbudowanie komparatora z uk adem scalonym TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Uk ad U6 jest scalonym uk adem komparatora czterobitowego Przyporz dkowanie kolejnych wyprowadze oraz tablic funkcyjn przedstawiono na rysunku poni ej. Rys Przyporz dkowanie wyprowadze i tablica funkcyjna uk adu

58 Rys Schemat monta owy (modu KL blok a) 2. Do czy wej cia A1 A4 odpowiednio do prze czników danych SW4 SW7, a wej cia B1 B4 odpowiednio do prze czników danych SW0 SW3. 3. Do czy wyj cia A=B do L1, A<B do L2, a A>B do L3. 4. Doprowadzaj c kolejno, zgodnie z tablic 2-5-2, stany logiczne wej ciowe, zapisa w tablicy odpowiadaj ce tym stanom napi cia na wyprowadzeniach wyj ciowych. Tablica

59 PODSUMOWANIE 1. Komparator jednobitowy ma trzy wyj cia: A>B, A=B i A<B. 2. Uk ad scalony 7485 jest komparatorem czterobitowym. Stany na wej ciach szeregowych A>B, A=B i A<B s wynikami porównania dolnych bitów. Wej cia szeregowe maj wp ywu, gdy bity górne s równe. 59

60 Rozdzia 3 Uk ady sumuj ce i odejmuj ce wiczenie 3-1 Uk ady sumatorów po ówkowych i pe nych PRZEDMIOT WICZENIA 1. Poznanie w asno ci sumatorów po ówkowych i pe nych pracuj cych w jednostce arytmetycznej. 2. Budowanie sumatorów po ówkowych i pe nych z podstawowych bramek logicznych i uk adu scalonego. DYSKUSJA Sumatory mo na podzieli na po ówkowe (HA hallf-adder) i pe ne (FA full-adder). Sumatory po ówkowe wykorzystuj zasady dodawania binarnego, przy czym jest to operacja dodawania tylko jednego bitu. Wynikiem takiego dodawania jest suma i przeniesienie. W dodawaniu binarnym przeniesienie powstaje wtedy, gdy suma dwóch liczb jest wi ksza od 1. Operacj dodawania liczb binarnych przez sumator po ówkowy przedstawiono poni ej. Gdy dodaje si 1 do 1, to suma jest równa 1, a przeniesienie wynosi 1. Operacje wykonywane przez sumator po ówkowy ograniczaj si do dodawania liczb jednobitowych. Sumator pe ny wykonuje operacje dodawania liczb o d ugo ci wi kszej od 2 bitów. Patrz przyk adowa operacja wykonywana przez sumator pe ny przedstawiona na rysunku powy ej. Sumator pe ny mo na zbudowa z dwóch sumatorów po ówkowych. Na rys przedstawiono uk ady i symbole sumatorów po ówkowego i pe nego. 60

61 Rys Sumatory po ówkowy i pe ny Aby wykona operacj dodawania liczb maj cych d ugo wi ksz ni dwa bity, nale y po czy ze sob uk ady logiczne w sposób przedstawiony na rys lub, aby wytwarza dwie sumy jednocze nie, zbudowa konfiguracj z wej ciami po czonymi równolegle. Jednak suma kolejnego sumatora wyst puj cego w a cuchu sumatorów po innym sumatorze b dzie stabilna tylko wtedy, gdy ustabilizuje si wcze niej przeniesienie z tego poprzedniego sumatora. Na przyk ad w uk adzie przedstawionym na rys suma z sumatora FA2 nie ustabilizuje si, a ustabilizuje si przeniesienie z sumatora FA1. Rys Sumator czterobitowy Gdy sumator FA1 dodaje A1 do B1, to efektem tej operacji jest suma S1 i przeniesienie C1. Przeniesienie to (C1) b dzie nast pnie dodane w sumatorze FA2 do B2 i do A2, i powstanie wtedy suma S2 i nast pne przeniesienie C2. W przypadku sumatora przedstawionego na rys sumy z czterech sumatorów nie ustabilizuj si jednocze nie, opó niaj c proces dodawania. Opó nienie mo e by wyeliminowane przez u ycie sumatora z przeniesieniami równoleg ymi. 61

62 Sumator sk adowy sumatora z przeniesieniami równoleg ymi nie musi czeka, a poprzedni sumator ustabilizuje si zanim wykona on operacj dodawania, oszcz dzaj c w ten sposób czas. W wyra eniu boolowskim zak ada si, e: Zatem element wyj ciowy i przeniesienie mo na wyrazi nast puj co: Element Gi nazywa si przeniesieniem generowanym. Gdy elementy Ai i Bi s oba równe 1, to element Gi nie odnosi si do wprowadzanego przeniesienia. Element Pi jest nazywany przeniesieniem transmitowanym zwi zanym z transmisj przeniesienia mi dzy Ci i Ci+1. Je li zast pimy funkcj przeniesienia ka dego stopnia poprzednim przeniesieniem C1, to otrzymamy: Na rys przedstawiono uk ad przeniesienia generatora przeniesienia z przeniesieniami równoleg ymi. Jest nim uk ad scalony typu TTL. Rys Generator przeniesienia z przeniesieniami równoleg ymi 62

63 Sumator liczb binarnych mo na przekszta ci w na sumator liczb BCD. Poniewa liczba zapisana w kodzie BCD ma 4 bity, przy najwi kszej liczbie wynosz cej 9; a najwi ksza czterobitowa liczba binarna jest równowa na liczbie dziesi tnej 15, to mi dzy sumatorem binarnym a BCD istnieje ró nica równa 6. Gdy zatem do dodawania liczb zapisanych w kodzie BCD u yje si sumatora liczb binarnych, to nale y doda 6 w nast puj cych warunkach: 1. Gdy zaistnieje jakiekolwiek przeniesienie 2. Gdy suma jest wi ksza od 9 Gdy kolejno wag jest S8, S4, S2, S1, a suma jest wi ksza od 9, to S8S4+S8S2. Je li powstanie przeniesienie, to zak adaj c, e przeniesienie to jest równe CY, trzeba w takich warunkach doda 6 czyli: Cn = CY + S8S4 + S8S2 Na rys przedstawiono uk ad sumatora liczb w kodzie BCD. Rys Sumator BCD NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny ze kombinacyjnym uk adem logicznym (2) 63

64 PROCEDURA A. Zbudowanie sumatorów po ówkowego i pe nego z podstawowych bramek logicznych 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. 2. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu sumatora po ówkowego przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok a) Rys Uk ad sumatora po ówkowego 64

65 3. Do czy wej cia A i B odpowiednio do prze czników danych SW0 i SW1. Do czy wyj cia F1 i F2 odpowiednio do wska ników stanów logicznych L1 i L2. 4. Doprowadzaj c kolejno, zgodnie z tablic 3-1-1, stany logiczne do wej A i B, zapisa w tej tablicy odpowiadaj ce im stany wyj ciowe. Tablica Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu sumatora pe nego przedstawionym na rys Rys Schemat monta owy (modu KL blok a) 65

66 Rys Uk ad sumatora pe nego 6. Do czy wej cia A, B i C odpowiednio do prze czników danych SW1 i SW2 i SW3. Wej cia A i B s wej ciami sk adników sumy, a C jest przeniesieniem poprzednim. Do czy wyj cia F3 i F5 odpowiednio do wska ników stanu logicznego L1 i L2. 7. Doprowadzaj c kolejno, zgodnie z tablic 3-1-2, stany logiczne do wej A, B i C, zapisa w tej tablicy odpowiadaj ce im stany wyj ciowe. Tablica B. Zbudowanie pe nego sumatora 4-bitowego z uk adem scalonym 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Uk ad scalony U5 jest pe nym sumatorem czterobitowym Po czy wej cie Y5 z mas ( 0 ) tak, aby bramki XOR uk adu U6, które s do czone do Y0 Y3 dzia a y jako bufory. 2. Do czy wej cia X0 X3 (jeden sk adnik sumy) i Y0 Y3 (drugi sk adnik sumy) odpowiednio do prze czników danych SW0 SW3 i SW4 SW7. Do czy wyprowadzenie F1 (wyj cie przeniesienia) do L1 a 0-3 (suma) do L2 L5. Doprowadzi do 66

67 modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok b) 3. Doprowadzaj c kolejno, zgodnie z tablic 3-1-3, stany logiczne do wej Y i X, zapisa w tej tablicy odpowiadaj ce im stany na wyj ciach F1 (stan w kodzie binarnym) i (stan w kodzie heksadecymalnym). 67

68 C. Zbudowanie sumatora BCD Tablica Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Uk ad przedstawiony na rys pracuje jako sumator liczb w kodzie BCD. 2. Do czy wej cia X0 X3 do SW0 SW3, Y0 Y3 do SW4 SW7, a Y5 do masy ( 0 ). Uk ady scalone U5 i U9 s pe nymi, czterobitowymi sumatorami binarnymi Do czy wyj cia F8 F11 uk adu U5 do wej jednego z wy wietlaczy cyfrowych. Wyprowadzenia F8 F11 powinny by te do czone do wska ników logicznych L1 L4. Do czy wyj cia F1 i F2 odpowiednio do wska ników logicznych L5 i L6. Do czy wyj cia F4 F7 uk adu scalonego U9 do wej pozosta ego wy wietlacza cyfrowego. Do czy te wyprowadzenia F4 F7 do L0 L3 i F3 do L4. 68

69 Rys Schemat monta owy (modu KL blok b) 3. Wyprowadzenia F11 F8 s wyj ciami sumy X0 X3 i Y0 Y3, podczas, gdy F1 jest wyprowadzeniem przeniesienia. Doprowadzaj c kolejno, zgodnie z tablic 3-1-4, stany logiczne do wej X0 X3 i Y0 Y3, zapisa w tej tablicy odpowiadaj ce im stany na wyj ciowe. 69

70 Tablica PODSUMOWANIE 1. Sumatory mo na podzieli na po ówkowe i pe ne. 2. Sumator liczb binarnych mo na przekszta ci w sumator liczb w kodzie BCD. 3. Uk ad sumatora z przeniesieniami równoleg ymi jest skomplikowany. Nie jest cz sto stosowany chyba, e jest potrzebna du a szybko dzia ania. 70

71 wiczenie 3-2 Uk ady odejmuj ce po ówkowe i pe ne PRZEDMIOT WICZENIA 1. Poznanie teorii uzupe niania. 2. Budowanie uk adów odejmuj cych po ówkowych i pe nych. DYSKUSJA Uk ady odejmuj ce po ówkowe i pe ne mo na budowa pos uguj c si tablicami prawdy i wyra eniami boolowskimi lub te map Karnaugha bramek logicznych. W niniejszym wiczeniu zastosujemy teori uzupe niania do budowy uk adów odejmuj cych po ówkowego i pe nego. Odejmowanie liczb binarnych wykonuje si zwykle przy u yciu uzupe niania do 2. Aby uzyska uzupe nienie do 2, wymaga si u ycia procedury wykonywanej w dwóch krokach. W pierwszym z nich odjemnik jest poddawany inwersji, czyli operacji uzupe nienia go do 1 tj. 1 na 0, a 0 na 1. W drugim kroku 1 jest dodawane do najmniej znacz cego bitu odjemnika w uzupe nieniu do 1. W zwyk ym odejmowaniu odjemnik jest bezpo rednio odejmowany od odjemnej, lecz w uzupe nianiu do 2 s dodawane dwie liczby. St d te sumator mo e by u ywany równie jako uk ad odejmuj cy. Przyk ad Co w uzupe nieniu do 2 jest równowa ne operacji odejmowania liczb dziesi tnych 11-10? Odjemna: 11 (liczba dziesi tna) = 1011 (liczba binarna) Odjemnik: 10 (liczba dziesi tna) = 1010 (liczba binarna) = 0101 (uzupe nienie do 1) = 0110 (uzupe nienie do 2) 71

72 Przy odejmowaniu z uzupe nieniem do 2 jest wytwarzane przeniesienie w postaci liczby 1. Po ówkowy uk ad odejmuj cy wykonuje zadanie odj cia 1 bitu w danym czasie, niezale nie od tego, czy odjemna jest wi ksza, czy te mniejsza do odjemnika. Na rys przedstawiono tablic prawdy oraz schemat logiczny po ówkowego uk adu odejmuj cego. Po yczka z poprzedniego odejmowania nie jest brana pod uwag. Rys Po ówkowy uk ad odejmuj cy Porównuj c schemat logiczny po ówkowego uk adu odejmuj cego z sumatorem po ówkowym, mo na zauwa y, e jedyn ró nic jest inwerter znajduj cy si na wej ciu po ówkowego uk adu odejmuj cego. Pe ny uk ad odejmuj cy musi uwzgl dni po yczk lub po yczki z poprzednich stopni. Tablic prawdy i schemat logiczny tego uk adu przedstawiono na rys Gdy C = 0, to pe ny uk ad odejmuj cy jest równowa ny po ówkowemu uk adowi odejmuj cemu. 72

73 Rys Pe ny uk ad odejmuj cy Dysponuj c uk adem sumatora czterobitowego mo emy budowa uk ady odejmuj ce czterobitowe lub d u sze. Na rys przedstawiono uk ad dodaj cy/odejmuj cy podwójnego przeznaczenia. Gdy Bn-1= 0, to s wykonywane operacje dodawania i wszystkie bramki XOR pracuj jako bufory. Gdy Bn-1= 1, to s wykonywane operacje odejmowania i wszystkie bramki XOR pracuj jako bramki NOT. Uk ady wej ciowe Y u ywaj operacji uzupe nienia do 1 i dodaj 1 do Cin (wej cie przeniesienia). Z kolei stany wyj Cn (przeniesienie) i Bn (po yczka) s niezale ne od Bn-1. Rys Uk ad dodaj cy/odejmuj cy NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (2) 73

74 PROCEDURA A. Zbudowanie uk adów odejmuj cych po ówkowego i pe nego z podstawowych bramek logicznych 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Do czy wej cia A C odpowiednio do prze czników danych SW0 SW2, wyj cia: F2 do L1, F1 do L2, F3 do L3, F5 do L4. Gdy C=0, to uk ad jest po ówkowym uk adem odejmuj cym z wyj ciem po yczki F1 (BW1) i wyj ciem ró nicy F2 (DF1). Gdy C=1, to uk ad jest pe nym uk adem odejmuj cym z wyj ciem po yczki F3 (BW2) i wyj ciem ró nicy F5 (DF2). Rys Schemat monta owy uk adu odejmuj cego po ówkowego/pe nego (modu KL blok a) 3. Doprowadzaj c kolejno, zgodnie z tablic 3-2-1, do wej uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciowe. 74

75 Tablica B. Zbudowanie pe nego 4-bitowego uk adu odejmuj cego z uk adem scalonym 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Uk ad w bloku b modu u KL (rys ) jest równowa ny uk adowi czterobitowego uk adu sumatora/odejmuj cego przedstawionemu na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok b) 75

76 Rys Czterobitowy uk ad dodaj cy/odejmuj cy 2. Do czy wej cia X3 X0 do prze czników danych SW7 SW4, a wej cia Y3 Y0 do SW3 SW0. Do czy wyj cia: F1 do L1, F11 F8 do L5 L2. Aby wykona operacj odejmowania, po czy wej cie Y5 z napi ciem +5 V ( 1 ) (lub Cin z uk adu U5 =1). Doprowadzaj c kolejno, zgodnie z tablic 3-2-2, do wej uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciowe. Tablica PODSUMOWANIE 1. Po ówkowy uk ad odejmuj cy jest po ówkowym sumatorem z inwersj stanu wej- ciowego odjemnika. DYSTRYBUCJA I SERWIS: NDN Zbigniew Daniluk Warszawa, ul. Janowskiego 15 tel./fax (0-22) , ndn@ndn.com.pl