LABORATORIUM Z PODSTAWOWYCH UK ADÓW ELEKTRYCZNYCH

Transkrypt

1 LABORATORIUM Z PODSTAWOWYCH UK ADÓW ELEKTRYCZNYCH KL-210 ROZDZIAŁ 4 KODERY I DEKODERY ROZDZIAŁ 5 MULTIPLEKSERY I DEMULTIPLEKSERY ROZDZIAŁ 6 UKŁADY ARYTMETYCZNE ROZDZIAŁ 7 SEKWENCYJNE UKŁADY LOGICZNE ROZDZIAŁ 8 ZASTOSOWANIA SEKWENCYJNYCH UKŁADÓW LOGICZNYCH MODUŁY: KL-22001, KL-26002, KL-26003, KL KL-26005, KL-26006, KL-26007,

2 Spis tre ci Rozdzia 4 Kodery i dekodery wiczenie 4-1 Uk ady koderów.. 3 A. Zbudowanie z podstawowych bramek logicznych kodera 2 z B. Zbudowanie kodera 4 z 10 z uk adem scalonym TTL. 9 wiczenie 4-2 Uk ady dekoderów.. 11 A. Zbudowanie z podstawowych bramek logicznych dekodera 4 z B. Zbudowanie dekodera 10 z 4 z uk adem scalonym TTL. 13 C. Zbudowanie dekodera kodu BCD na kod wska nika 7-segmentowego. 15 Rozdzia 5 Multipleksery i demultipleksery wiczenie 5-1 Uk ady multiplekserów A. Zbudowanie z podstawowych bramek logicznych multipleksera 1 z B. Realizacja funkcji logicznej za pomoc multipleksera C. Zbudowanie multipleksera 1 z 8 z uk adem scalonym TTL wiczenie 5-2 Uk ady demultiplekserów.. 23 A. Zbudowanie z podstawowych bramek logicznych demultipleksera 1 z B. Zbudowanie demultipleksera 8 z 1 z uk adem scalonym CMOS.. 24 wiczenie 5-3 Analogowe uk ady multiplekserów i demultiplekserów. 27 Rozdzia 6 Uk ady arytmetyczne wiczenie 6-1 Uk ad jednostki arytmetyczno-logicznej (ALU)..... wiczenie 6-2 Uk ad generatora parzysto ci.. A. Generator parzysto ci zbudowany z bramek XOR. B. Uk ad scalony generatora parzysto ci Rozdzia 7 Sekwencyjne uk ady logiczne wiczenie 7-1 Przerzutniki.. 41 A. Zbudowanie przerzutnika typu RS z podstawowych bramek logicznych. 47 B. Zbudowanie przerzutnika typu D z przerzutników typu RS C. Zbudowanie przerzutnika typu JK z przerzutników typu RS. 51 D. Zbudowanie przerzutnika JK typu master-slave z przerzutników typu RS. 52 E. Zbudowanie rejestru przesuwnego z przerzutników typu D.. 53 F. Ustawienie wst pne rejestru przesuwnego w lewo/w prawo G. Zbudowanie uk adu eliminatora zak óce z przerzutników typu RS 56 wiczenie 7-2 Liczniki.. 58 A. Zbudowanie licznika z dzieleniem przez 8 z przerzutników typu JK 63 B. Zbudowanie licznika synchronicznego z przerzutników typu JK.. 64 C. Zbudowanie licznika z dzieleniem przez 8 z uk adem scalonym D. Zbudowanie licznika w kodzie BCD z uk adem scalonym Rozdzia 8 Zastosowania sekwencyjnych uk adów logicznych wiczenie 8-1 Uk ad steruj cy diodami LED wiczenie 8-2 Uk ad steruj cy wiat ami w ruchu ulicznym

3 Rozdzia 4 Kodery i dekodery wiczenie 4-1 Uk ady koderów PRZEDMIOT WICZENIA 1. Poznanie zasad dzia ania uk adów koderów. 2. Budowanie koderów z podstawowych bramek logicznych i uk adu scalonego. DYSKUSJA Koder jest kombinacyjn bramk logiczn, która akceptuje jeden lub wiele stanów wej- ciowych i generuje specjalny kod wyj ciowy. W danym czasie jest wyzwalane tylko jedno wyj cie. Na rys przedstawiono koder m z n, czyli koder z wej ciami n bitów i wyj- ciami m bitów. Gdy jest wyzwalane jedno z wej, to na wyj ciach pojawia si kod wyj- ciowy z o ony z m bitów. Rys Koder m z n Koder 2 z 8 Na rysunku przedstawiono koder 2 z 8. Ma on osiem wej ósemkowych A1 A7 (0 7) oraz trzy wyj cia dwójkowe Q0, Q1 i Q2 ( ). Je li stan na wej ciu A0= 0, to odpowiadaj cy mu stan wyj ciowy Q2Q1Q0 jest równy

4 Rys Koder 2 z 8 Wej cie A0 nie jest teraz do czone do wej cia bramki. Je li stan na wej ciu A1= 1, to stan na wyj ciu Q2Q1Q0=001. Gdy stan na wej ciu A2= 1, to stan na wyj ciu Q2Q1Q0=010. W ród stanów wej ciowych nie mo e znajdowa si wi cej ni jedna 1. Na przyk ad, je li stan na wej ciu A2= 1 i jednocze nie na wej ciu A3= 1, to stan wyj- ciowy jest Q2Q1Q0=011. Je li stany na wej ciach A3 i A4 s w tym samym czasie oba równe 1, to stan wyj ciowy jest Q2Q1Q0=111. Oba stany wyj ciowe s niew a ciwe. Koder matrycowy Je li aden z dost pnych w handlu koderów nie pasuje do wybranej aplikacji, to mo na zbudowa go z diod. Na rys przedstawiono prosty koder matrycowy zbudowany z diod. Rys Koder matrycowy W tym samy czasie jest wyzwalane tylko jedno z wej X0 X4. Gdy wej cie X0= 1, to stan wyj ciowy jest Y3Y2Y1Y0= Gdy natomiast stan wej cia X1= 1, to stan wyj- ciowy jest: Y3Y2Y1Y0= 0110 W uk adach cyfrowych jest czasem krytyczne przetwarzanie ró nych sygna ów w okre lonym porz dku z ustalonym pierwsze stwem. W takich uk adach powinno si stosowa jeden, szczególny typ kodera, nazywanego koderem priorytetu, przetwarzaj cego stany wej ciowe w kolejno ci o priorytecie ustalonym wcze niej. Gdy stan wej ciowy o wy - 4

5 szym priorytecie jest aktywny, to stan wyj ciowy b dzie odpowiada temu stanowi niezale nie od tego, jakie stany panuj na wej ciach o priorytecie ni szym. Uk ad scalony jest koderem 4 z 10 z wyj ciem BCD. Priorytet stanów wej ciowych jest ustawiony w porz dku rosn cym, tzn. bramka 1 ma najni szy priorytet, a bramka 9 najwy szy. Stany na wyj ciach uk adu s w kodzie BCD. Tablica jest tablic funkcyjn uk adu dekodera priorytetu 4 z 10 z liczb w kodzie dziesi tnym na liczby w kodzie BCD. Dekoduje on stany panuj ce na 9 wej ciach na stany na 4 wyj ciach BCD. Warunek zera dziesi tnego wymaga tego, aby, gdy wszystkie dziewi wej danych jest w stanie logicznym wysokim, to nie mo e by kodowany inny warunek wej ciowy ni 0. Tablica Tablica funkcyjna uk adu scalonego Stanem aktywnym danego wej cia oraz wyj cia uk adu jest stan niski. Gdy wej cia 1 9 s wszystkie w stanie wysokim, to stan na wyj ciu DCBA jest równy HHHH. Gdy wej cia 2 i 5 s jednocze nie aktywne, to stan wyj ciowy okre la stan na wej ciu 5, które ma wy szy priorytet ni wej cie 2. Gdy wej cia 2, 5 i 7 s jednocze nie aktywne, to stan na wyj ciu b dzie okre lony przez stan na wyj ciu 7. NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (3) 3. KL modu edukacyjny z kombinacyjnym uk adem logicznym (4) 5

6 PROCEDURA A. Zbudowanie z podstawowych bramek logicznych kodera 2 z 4 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys Rys Schemat monta owy (modu KL blok a) 2. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Do czy wej cia A D odpowiednio do prze czników danych SW0 SW3, a wyj- cia F8 i F9 do wska ników stanów logicznych L0 i L1. 4. Doprowadzaj c kolejno, zgodnie z tablic 4-1-2, do wej uk adu D, C, B, A stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciowe. 6

7 Tablica Zdj wtyk mostkuj cy punkty A i A1 i za o y go mostkuj c punkty A1 i F1, jak to przedstawiono na rys Pozosta e po czenia pozostaj niezmienione. 6. Doprowadzaj c kolejno, zgodnie z tablic 4-1-3, do wej uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciowe 7

8 Rys Schemat monta owy (modu KL blok a) Tablica

9 B. Zbudowanie kodera 4 z 10 z uk adem scalonym TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Uk ad scalony (U7) jest koderem priorytetu liczb dziesi tnych na liczby w kodzie BCD przedstawionym na rys Koder ten b dzie u ywane w poni szym wiczeniu. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e. Rys Schemat monta owy (modu KL blok a) 2. Do czy wej cia A1 A8 do prze czników danych SW0 SW7, a wej cie A9 do D7. Do czy wyj cia F1 F4 do wska ników stanów logicznych L1 L4. Doprowadzaj c kolejno, zgodnie z tablic 4-1-4, do wej uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciowe Tablica

10 PODSUMOWANIE 1. Koder ma wi cej bramek wej ciowych ni wyj ciowych. 2. Kod wyj ciowy kodera mo e by odczytany wy cznie przez profesjonalist. 3. Stan wyj ciowy kodera powinien by zdekodowany przez dekoder. 10

11 wiczenie 4-2 Uk ady dekoderów PRZEDMIOT WICZENIA 1. Poznanie zasad dzia ania uk adów dekoderów. 2. Budowanie dekoderów z podstawowych bramek logicznych i uk adu scalonego. DYSKUSJA Dekoder jest uk adem logicznym, który wykrywa obecno okre lonej liczby binarnej lub s owa binarnego. Liczba binarna jest doprowadzana do wej cia dekodera równolegle, na wyj ciu dekodera za pojawia si sygna binarny, który wskazuje obecno danej liczby lub jej brak. Jako podstawowego uk adu dekoduj cego mo na u y bramki AND, gdy stan wyj ciowy takiej bramki jest równy binarnej 1 tylko wtedy, gdy stany na wszystkich wej ciach s równe binarnej 1. Poprawne doprowadzenie danych do wej bramki AND zapewnia detekcj ka dej liczby binarnej Dekoder liczby binarnej na liczb w kodzie ósemkowym Na rys przedstawiono dekoder liczby binarnej na liczb w kodzie ósemkowym. Dekoder ten ma trzy wej cia binarne A, B, C i osiem wyj ósemkowych Q0 Q7. Je li stan na wej ciach CBA jest równy 010, to stan na wyj ciu Q2= 1, gdy za stan na wej ciach CBA jest równy 111, to stan na wyj ciu Q7= 1. 11

12 Rys Dekoder liczby binarnej na liczb w kodzie ósemkowym NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (2) 3. KL modu edukacyjny z kombinacyjnym uk adem logicznym (3) 4. Multimetr PROCEDURA A. Zbudowanie z podstawowych bramek logicznych dekodera 4 z 2 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL

13 Rys Schemat monta owy (modu KL blok c) 2. Do czy wej cia A i B odpowiednio do prze czników danych SW0 i SW1. Do czy wyj cia F1 F4 odpowiednio do wska ników stanów logicznych L0 L3. 3. Doprowadzaj c kolejno, zgodnie z tablic 4-2-1, do wej uk adu stany logiczne, zapisa odpowiadaj ce im stany na wyj ciowe. Tablica B. Zbudowanie dekodera 10 z 4 z uk adem scalonym TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Uk ad scalony 7442 (U10) jest dekoderem 10 z 4 (lub liczby w kodzie BCD na liczb dziesi tn ). B dzie on dalej u ywany w niniejszym wiczeniu. 13

14 Rys Schemat monta owy (modu KL blok c) 2. Do czy wej cia A1, B1, C1 i D1 odpowiednio do prze czników danych SW0, SW1, SW2 i SW3. Do czy wyj cia 0 9 odpowiednio do wska ników stanów logicznych L0 L9. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Doprowadzaj c kolejno, zgodnie z tablic 4-2-2, do wej A D uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciowe. Tablica

15 C. Zbudowanie dekodera kodu BCD na kod wska nika 7-segmentowego 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Uk ad scalony 7448 (U5) jest uk adem dekoduj cym/steruj cym liczb w kodzie BCD na kod wska nika 7-segmentowego ze stopniami wyj ciowymi zawieraj cymi wewn trzny rezystor do czony do plusa napi cia zasilania. Rys Schemat monta owy (modu KL blok b) 2. Do czy wej cia BCD: D, C, B i A odpowiednio do prze czników danych SW3, SW2, SW1 i SW0. Do czy wyj cia dekodera a g odpowiednio do wej a g uk adu wska nika siedmiosegmentowego DP1. Do czy wyprowadzenie RBI do prze cznika danych SW7, wyprowadzenie LT do prze cznika danych SW6, a wyprowadzenie BI/RBO do wska nika stanu logicznego L0. 3. Ustawi stany wyprowadze RBI= 1 i LT= 1. Doprowadzaj c kolejno, zgodnie z tablic 4-2-3, do wej D, C, B, A uk adu stany logiczne, zapisa w tablicy tej stany wyj ciowe wska nika siedmiosegmentowego DP1. 4. Ustawi wyprowadzenie LT= 0. Zaobserwowa i zapisa wskazanie uk adu DP1. 15

16 5. Ustawi wyprowadzenia RBI= 0 i LT= 1. Zaobserwowa i zapisa wskazanie uk adu DP1. PODSUMOWANIE 1. Dekodery spe niaj dok adnie przeciwne funkcje w stosunku do koderów. 2. Dwa z najbardziej bezpo rednich zastosowa dekoderów to dekodery przetwarzaj ce liczby i s owa. 3. Je li D=0, to uk ad 7442 pracuje jako dekoder 8 z 3. 16

17 Rozdzia 5 Multipleksery i demultipleksery wiczenie 5-1 Uk ady multiplekserów PRZEDMIOT WICZENIA 1. Poznanie zasad dzia ania multiplekserów. 2. Budowanie multiplekserów z podstawowych bramek logicznych i uk adu scalonego TTL. DYSKUSJA Multiplekser (MUX) jest logicznym uk adem prze czaj cym (komutacyjnym), który wybrane wej cie czy z jednym wyj ciem. Jedno z wielu wej jest wybierane przez bramk adresuj c, a stan z tego wej cia jest przekazywany do jednego wyj cia. Liczba bramek adresuj cych okre la pojemno multipleksera. Na przyk ad, je li pewien multiplekser ma tylko jedn bramk adresuj c, to taki multiplekser jest okre lany jako 1 z 2, gdy jeden selektor mo e wybiera sygna y z dwóch wej. Multiplekser (MUX) z trzema bramkami adresuj cymi jest nazywany multiplekserem 1 z 8, gdy trzy bramki adresuj ce mog wybiera sygna y z o miu wej (2 3 =8). Multiplekser mo na te nazwa prze cznikiem danych, gdy wybiera on jedno wyj cie spo ród wielu wej. Multiplekser mo na atwo skonfigurowa tak, aby realizowa on funkcj matematyczn dan np. wzorem F(CBA)= (0,1,2,6,7). Wynikiem dzia ania funkcji F jest suma iloczynów ( ), uzyskanych na podstawie stanów na wej ciach 0, 1, 2, 6 i 7. Gdy CBA=000, 001, 010, 110, 111, to na wyj ciu F pojawia si stan 1. W pozosta ych przypadkach jest to stan F=0. Rys Realizacja funkcji F(CBA)= (0,1,2,6,7) za pomoc multipleksera 1 z 4 17

18 NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (4) PROCEDURA A. Zbudowanie z podstawowych bramek logicznych multipleksera 1 z 2 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok e. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok e) 2. Do czy wej cia A i B odpowiednio do prze czników danych SW0 i SW1, a wej- cie adresowe C do prze cznika SW2. Do czy wyj cie F3 do wska nika stanów logicznych L0. 3. Doprowadzaj c kolejno, zgodnie z tablic 5-1-1, do wej uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciu F3. Które wej cie (A czy B) okre la stan na wyj ciu, gdy C=0? Które wej cie (A czy B) okre la stan na wyj ciu, gdy C=1? 18

19 Tablica B. Realizacja funkcji logicznej za pomoc multipleksera 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok f. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok f) 2. Uk ad scalony U6 (74151) pos u y nam do realizacji funkcji: F(D, C, B, A) = (0, 2, 4, 5, 7, 8, 10, 11, 15). 19

20 3. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys Poniewa przy czterech wyj ciach D, C, B i A istnieje 16 mo liwych wariacji ich stanów, a uk ad charakteryzuje si tylko 8 wariacjami stanów, to jako wej cie danych zostanie u yte wej cie D. 4. Do czy wej cia D, C, B i A odpowiednio do prze czników danych SW3, SW2, SW1 i SW0. Do czy wyj cie Y do wska nika stanów logicznych L0. Doprowadzaj c kolejno, zgodnie z tablic 5-1-2, do wej uk adu stany logiczne, zapisa w tablicy tej odpowiadaj ce im stany na wyj ciu Y. Tablica C. Zbudowanie multipleksera 1 z 8 z uk adem scalonym TTL 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok f. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL

21 Rys Schemat monta owy (modu KL blok f) 2. Parametry uk adu scalonego (U6) s podane jego karcie katalogowej. Gdy CBA = 000, to dana z wej cia D0 jest przesy ana do wyj cia Y. Gdy CBA = 010, to dana z wej cia D2 jest przesy ana do wyj cia Y. Gdy CBA = 111, to dana z wej cia D7 jest przesy ana do wyj cia Y. Ten uk ad scalony pracuje poprawnie, gdy stan na wyprowadzeniu STROBE jest równy 0. Gdy natomiast stan na wyprowadzeniu (strobuj cym, blokuj cym) STROBE jest równy 1, to na wyj ciu Y pozostaje stan Do czy wej cia D0 D7 odpowiednio do prze czników danych D0 D7, a wej cia C, B, A do prze czników SW2, SW1 i SW0. Do czy wyprowadzenie STROBE do prze cznika danych SW3. Do czy wyj cia Y i F odpowiednio do wska ników stanów logicznych L0 i L1. Ustawi prze cznik SW3 na 0. Prze czaj c kolejno, zgodnie z tablic 5-1-3, stany na wej ciach D0 D7, zapisywa w tablicy tej stany na wyj ciach Y i F. Okre li, które z wej D0 D7 jest tym, od którego stanu zale y stan na wyj ciu Y. Tablica

22 PODSUMOWANIE 1. Uk ady multiplekserów maj wiele wej, lecz w danym momencie tylko jedno z tych wej jest wybrane. 2. Wykonanie funkcji boolowskiej staje si znacznie prostsze, gdy u yje si do tego celu standardowego multipleksera. Nie ma potrzeby stosowa wtedy bramek SSI, zmniejsza si te liczba potrzebnych do tego uk adów scalonych oraz pobór mocy. 3. Z wielu scalonych multiplekserów TTL mo na wymieni uk ady: 7497, 74167, 74164, 74153, 74157, 74151, i

23 wiczenie 5-2 Uk ady demultiplekserów PRZEDMIOT WICZENIA 1. Poznanie zasad dzia ania uk adów demultiplekserów. 2. Budowanie demultiplekserów z podstawowych bramek logicznych i uk adu scalonego CMOS. DYSKUSJA Demultiplekser (DMUX) jest uk adem logicznym, który wykonuje czynno ca kowicie odwrotn od czynno ci wykonywanej przez multiplekser. Demultiplekser ma jedno wej cie i wiele wyj. Wej cie to mo na po czy z ka dym z wielu wyj demultipleksera u ywaj c do tego wyprowadze (wej ) adresowych. Demultiplekser mo na te nazwa rozdzielaczem danych. Przyporz dkowanie poszczególnych wyprowadze demultipleksera przedstawiono na rys (a). Rys Demultiplekser Gdy wszystkie trzy wej cia adresowe A, B i C znajduj si w stanie logicznym niskim (CBA=000), to dana (stan) z wej cia D jest przesy ana do wyj cia o numerze 0. Gdy natomiast CBA=010, to dana wej ciowa jest przesy ana do wyj cia o numerze 2. Zestaw stanów na wej ciach adresowych okre la zatem wyprowadzenie (wyj cie), na którym pojawia si dana wej ciowa. Gdy stan wej adresowych jest CBA=111, to dana jest przesy- ana do wyj cia ostatniego (wyj cie nr 7). cz c ze sob multipleksery i demultipleksery mo na budowa systemy do przesy ania danych na du e odleg o ci. Na rys (b) przedstawiono uk ad kombinacyjny zbudowany z multiplekserem i demultiplekserem, a zawieraj cy 16 wej, 16 wyj i 4 wej cia adresowe. 23

24 NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (4) PROCEDURA A. Zbudowanie z podstawowych bramek logicznych demultipleksera 1 z 2 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok e. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL Rys Schemat monta owy (modu KL blok e) 2. Do czy wej cie A do prze cznika danych SW0, do czy wej cie C do prze cznika SW3, a wyj cia F1 i F2 odpowiednio do wska ników stanów logicznych L0 i L1. 3. Ustawi poziom na wej ciu C na 0, zmieni stan na wej ciu A i zaobserwowa stany na wyj ciach F1 i F2. 4. Ustawi poziom na wej ciu C na 1, zmieni stan na wej ciu A i zaobserwowa stany na wyj ciach F1 i F2. B. Zbudowanie demultipleksera 8 z 1 z uk adem scalonym CMOS 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza o napi ciu ustawionym na sta e znajduj cego si module KL W niniejszym wiczeniu b dzie u yty uk ad scalony U2 (4051). 24

25 Rys Schemat monta owy (modu KL blok b) 2. Do czy wej cie E i D odpowiednio do prze czników danych D0 i D1. Do czy wej cie A do prze cznika SW0, B do SW1 i C do SW2. Do czy wyj cia Y0 Y7 odpowiednio do wska ników stanów logicznych L0 L7. 3. Ustawi poziom na wej ciu D= 0, doprowadzi do wej cia wspólnego E sekwencj stanów i zaobserwowa stany na wyj ciach Y0 Y7. Czy, gdy sekwencja jest doprowadzana, to zmieniaj si stany wyj?. Ustawi poziom na wej ciu D= 1, doprowadzi do wej cia wspólnego E sekwencj i zaobserwowa stany na wyj ciach Y0 Y7. Czy, gdy sekwencja jest doprowadzana, to zmieniaj si stany wyj?. Który stan doprowadzony do wej cia D, powoduje zmian stanów wyj.. 4. Ustawi poziom na wej ciu D= 0. Doprowadzaj c do wej cia E tak sam sekwencj stanów jak poprzednio ( ), doprowadza do wej A, B i C kolejno sekwencje podane w tablicy Zapisa w tablicy stany wyj ciowe. 25

26 Tablica PODSUMOWANIE 1. Zale nie od stanów wej adresowych, multiplekser oraz demultiplekser wybiera albo przekierunkowuje dan wej ciow. 2. Uk ady i s dwoma scalonymi demultiplekserami TTL. 26

27 wiczenie 5-3 Analogowe uk ady multiplekserów i demultiplekserów PRZEDMIOT WICZENIA 1. Poznanie w asno ci analogowych multiplekserów i demultiplekserów. 2. Zmierzenie parametrów prze cznika analogowego CMOS. DYSKUSJA Multipleksery i multipleksery wykonane z bramek logicznych TTL mog przesy a dane tylko w jednym kierunku, lecz te zrobione z bramek CMOS mog transmitowa dane w dwóch kierunkach. Innymi s owy wej cia i wyj cia uk adów multiplekserów / demultiplekserów CMOS s wewn trznie ze sob zamienialne. W asno ci bramek CMOS takich jak np. z uk adu scalonego CD4066 umo liwiaj u ycie ich jako prze czników analogowych. Symbol i uk ad zast pczy analogowego prze cznika CMOS przedstawiono odpowiednio na rysunkach 5-3-1(a) i (b). Rys Uk ad prze cznika analogowego CMOS 27

28 Jak mo na zauwa y na rys (a) mi dzy punkty A i B jest w czony prze cznik. Prze cznik ten umo liwia dwukierunkow transmisj danych, przy czym zarówno wyprowadzenie A jak i B mo e by u yte jako wej cie, podczas gdy druga strona prze cznika jest wtedy wyj ciem. Na rys przedstawiono typowy uk ad scalony CMOS, który nadaje si do analogowej/cyfrowej transmisji danych w dwóch kierunkach. Rys Dwukierunkowa transmisja danych NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (4) 3. Oscyloskop PROCEDURA 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa bloki c i d. Wykona po czenia pos uguj c si schematem uk adu przedstawionym na rys i schematem monta owym przedstawionym na rys Doprowadzi do modu u KL napi cia sta e +5 V, -5 V i +12 V z zasilacza znajduj cego si module KL

29 Rys Prze cznik analogowy Rys Schemat monta owy (modu KL blok c) Rys Schemat monta owy (modu KL blok d) 2. Do czy wyj cie F5 uk adu z rys do wej cia steruj cego G2 uk adu z rys Uk ad przedstawiony na rys jest u ywany do sterowania prze cznikiem analogowym SWC, aby pracowa on w stanie w czenia lub wy czenia. Gdy stan na wej ciu steruj cym CNTL= 1, F5=+5 V, to SWC jest w stanie w czenia. Gdy stan CNTL= 0, F5=-5 V, to SWC jest w stanie wy czenia. 3. Doprowadzi do wej cia B sygna sinusoidalny o napi ciu mi dzyszczytowym 5 V i cz stotliwo ci 60 Hz z generatora funkcyjnego znajduj cego si w module KL

30 4. Do czy wej cie steruj ce CNTL do napi cia +12 V ( 1 ). Zmierzy i zapisa w tablicy przebiegi napi cia VB na wej ciu B i napi cia VF2 na wyj ciu F2. Rys Zmierzone przebiegi napi VB i VF2 5. Z poni szego wzoru obliczy rezystancj prze cznika (Rg): gdzie Ron jest rezystancj w stanie w czenia prze cznika. 6. Po czy wyprowadzenie CNTL z mas ( 0 ). Zmierzy napi cia VB i VF. Powtórzy krok 5. gdzie Roff jest rezystancj w stanie wy czenia prze cznika. 7. Porówna zmierzon warto rezystancji w stanie w czenia Ron z jej warto ci teoretyczn, podan w karcie katalogowej uk adu scalonego Rezystancja zmierzona Ron = Rezystancja teoretyczna Ron = Ró nica = 8. Wyj wtyk mostkuj cy, usuwaj c po czenie mi dzy F2 a R5. Do czy R5 do wyprowadzenia B. Po dokonaniu tej czynno ci wyprowadzenie B b dzie u ywane jako wyj cie, a wyprowadzenie F2 jako wej cie. 9. Doprowadzi do wej cia F2 sygna sinusoidalny o napi ciu mi dzyszczytowym 5 V i cz stotliwo ci 60 Hz z generatora funkcyjnego znajduj cego si w module KL Zmierzy i zapisa napi cie VB panuj ce w takich warunkach na wyj ciu B. 30

31 10. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys Do czy wyprowadzenie G2 do prze cznika danych SW0. Doprowadzi do wej cia B sygna sinusoidalny o napi ciu mi dzyszczytowym 5 V i cz stotliwo ci 60 Hz z generatora funkcyjnego znajduj cego si w module KL Zmierzy i zapisa napi cie panuj ce w takich warunkach na wyj ciu F2. Gdy SW0=G2 = 0, to napi cie VF2 = Gdy SW0=G2 = 1, to napi cie VF2 = 11. Doprowadzi do wej cia B sygna sinusoidalny o napi ciu mi dzyszczytowym 5 V i cz stotliwo ci 1 khz z generatora funkcyjnego znajduj cego si w module KL Zmierzy i zapisa napi cie panuj ce w takich warunkach na wyj ciu F2. Gdy SW0=G2 = 0, to napi cie VF2 = Gdy SW0=G2 = 1, to napi cie VF2 = Rys Schemat monta owy (modu KL blok c) PODSUMOWANIE 1. Gdy prze cznik analogowy jest w stanie w czenia, to na jego wyj ciu z trudno ci mo na zobaczy sygna wej ciowy. 2. Multipleksery / demultipleksery analogowe nie s kierunkowe. 3. Prze czniki analogowe mo na stosowa zarówno do sygna ów analogowych jak i cyfrowych. 4. Prze czniki analogowe mog u ywa jednego napi cia lub napi cia symetrycznego. 31

32 Rozdzia 6 Uk ady arytmetyczne wiczenie 6-1 Uk ad jednostki arytmetyczno-logicznej (ALU) PRZEDMIOT WICZENIA 1. Zapoznanie si z funkcjami i zastosowaniami jednostki arytmetyczno-logicznej (ALU). 2. Wykonanie dzia a arytmetycznych i operacji logicznych za pomoc uk adu scalonego jednostki arytmetyczno-logicznej (ALU). DYSKUSJA Do przedstawienia w niniejszym wiczeniu zasady pracy jednostki arytmetyczno-logicznej (ALU) zostanie u yty uk ad scalony Jego logiczny schemat blokowy przedstawiono na rys Rys Schemat blokowy jednostki arytmetyczno-logicznej Jednostka arytmetyczno-logiczna sk ada si z dwóch g ównych cz ci: jednostki arytmetycznej i jednostki logicznej. Wyj cie arytmetyczne lub logiczne wybiera si za pomoc multipleksera (MUX). S2 jest bramk pe ni c rol wej cia adresowego multipleksera (MUX), a jej stan b dzie okre la stan wyj cia jednostki arytmetyczno-logicznej (ALU). Gdy stan wej cia S2=0, to jest wykonywane dzia anie arytmetyczne. Gdy stan wej cia S2=1, to jest wykonywana operacja logiczna. Na rys przedstawiono przyporz dkowanie wyprowadze uk adu scalonego 74181, a tablica jest tablic funkcyjn tego uk adu. 32

33 Rys Przyporz dkowanie wyprowadze uk adu scalonego Tablica Tablica funkcyjna uk adu scalonego Uk ad scalony ma dwa wej cia czterobitowe A i B oraz wej cie przeniesienia (CA). Zadaniem wej cia CA jest dostarczenie zanegowanego sygna u przeniesienia (CA=0, gdy jest przeniesienie). W uk adzie tym jest te wej cie sterowania trybem (M), czyli rodzajem pracy (operacje arytmetyczne lub logiczne) oraz cztery linie adresowe (wyboru funkcji) S0, S1, S2, S3. Liczba mo liwych stanów tworzonych przez kombinacje tych czterech wej adresowych wynosi szesna cie i tyle mo na wybra operacji arytmetycznych lub logicznych. Uk ad scalony ma te wyj cie 4-bitowe (F3 F0), wyj cie przeniesienia lub Cn+4, oraz dwa wyj cia pomocnicze G (przeniesienie generowane) i P (przeniesienia propagowane). Patrz tablica prawdy uk adu w tablicy Symbol + oznacza logiczne lub (OR), a PLUS oznacza sum sygna ów wej ciowych. G ówn zalet uk adu scalonego jest zdolno do wykonywania dzia a arytmetycznych takich jak: dodawanie, odejmowanie, przesuwanie; oraz realizacji funkcji logicznych takich jak: AND, OR i XOR. 33

34 Stany wej cia steruj cego trybem (M) oraz wej adresowych wyboru (S0-S3) okre laj, która funkcja b dzie wykonywana. Sterowanie trybem w uk adzie jest okre lone przez poni sze czynniki: 1. Dodawanie: Na wej ciu przeniesienia CA jest generowany stan 0 oznaczaj cy wyst pienie przeniesienia. Je li po wykonaniu dzia ania arytmetycznego suma jest wi ksza od 15, to na wej ciu CA ponownie pojawia si stan Odejmowanie: Je li wynik jest 0 lub jest dodatni, to na wyj ciu przeniesienia Cn+4 jest generowany stan 0. Je li na wej ciu przeniesienia CA jest generowany stan 0, to wynik jest ujemny lub wyst puje po yczka. Je li wynik odejmowania jest ujemny, na przyk ad wynosi -4, to czwarty bit na wyj ciu F b dzie dope nieniem do 2, a stan wyj- cia Cn+4=1. NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (5) PROCEDURA 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Do czy wej cia adresowe (wyboru funkcji) S3 S0 odpowiednio do prze czników danych SW7 SW4. Do czy wej cie M do SW3, aby wybiera wykonywanie operacji arytmetycznej lub logicznej. Gdy jest wykonywane dzia anie arytmetyczne, to stan wej cia M= 0, a gdy jest realizowana funkcja logiczna, to stan wej cia M= Do czy wej cia A3 A0 do D7 D4, a wej cia B3 B0 do D3 D0. Do czy wej cie Cn do 0, a wyj cia F3 F0 odpowiednio do wska ników stanów logicznych L4 L1, do czy wyj cie Cn+4 do wska nika stanu logicznego L8. Wej cia A3 A0, B3 B0 oraz wyj cia F3 F0 s aktywne stanie niskim. 34

35 Rys Schemat monta owy (modu KL blok b, U4=74181) 3. Ustawi stan wej cia M na 1, aby realizowa poni sze funkcje logiczne: (1) Gdy S3S2S1S0=0000, A3A2A1A0=0000 i B3B2B1B0=1111, to stan wyj F3F2F1F0=. (2) Gdy S3S2S1S0=0000, A3A2A1A0=1100 i B3B2B1B0=1010, to stan wyj F3F2F1F0=. (3) Gdy S3S2S1S0=1001, A3A2A1A0=1100 i B3B2B1B0=0110, to stan wyj F3F2F1F0=. Jaka jest zale no mi dzy stanami wyj i wej odno nie realizacji funkcji logicznej? (4) Gdy S3S2S1S0=1011, A3A2A1A0=0011 i B3B2B1B0=1001, to stan wyj F3F2F1F0=. Jaka jest zale no mi dzy stanami wyj i wej odno nie realizacji funkcji logicznej? 4. Ustawi stan wej cia M na 0, oraz Cn na 0, aby zignorowa poprzednie przeniesienie i wykonywa poni sze dzia ania arytmetyczne: (1) Gdy S3S2S1S0=1001, A3A2A1A0=B3B2B1B0=0100, to stan wyj F3F2F1F0= oraz Cn+4 = (2) Gdy S3S2S1S0=1001, A3A2A1A0=1000 i B3B2B1B0=1100, to stan wyj F3F2F1F0= oraz Cn+4 = 35

36 (3) Gdy S3S2S1S0=0011, A3A2A1A0=0100 i B3B2B1B0=0010, to stan wyj F3F2F1F0= oraz Cn+4 = (4) Gdy S3S2S1S0=0011, A3A2A1A0=1010 i B3B2B1B0=1000, to stan wyj F3F2F1F0= oraz Cn+4 = (5) Gdy S3S2S1S0=0000, A3A2A1A0=1010 i B3B2B1B0=0011, to stan wyj F3F2F1F0= oraz Cn+4 = 5. Ustawi stan wej cia M na 0, oraz stan wej cia Cn na 1, a nast pnie doprowadza kolejno do wej stany zgodnie z tablic i zapisywa w niej stany na wyj- ciach. Zale nie od stanów na wej ciach M i Cn, wej cia adresowe S0-S3 wybieraj inne funkcje. Patrz tablica funkcyjna uk adu scalonego (tablica 6-1-1). Tablica PODSUMOWANIE Uk ad scalony wykonuje 16 funkcji arytmetycznych z przeniesieniem lub bez przeniesienia. Jednocze nie mo e on realizowa ró ne funkcje logiczne. W zwi zku z brakiem czasu nie omówimy wszystkich funkcji tego uk adu. Tak skomplikowane urz dzenie, jakim jest uk ad nie jest atwe w u yciu chyba, e steruje si nim za pomoc komputera lub mikroprocesora. 36

37 wiczenie 6-2 Uk ad generatora parzysto ci PRZEDMIOT WICZENIA 1. Zapoznanie si z budow i zastosowaniami generatorów parzysto ci. 2. Wygenerowanie bitu parzysto ci przy u yciu bramki XOR i uk adu scalonego generatora parzysto ci. DYSKUSJA Bit parzysto ci jest wytwarzany przez generator parzysto ci, który zwykle towarzyszy procesowi transmisji danych. Bit parzysto ci dzia a jako punkt odniesienia i pozwala nam porównywa i sprawdza, czy proces transmisji oraz transmitowane dane s poprawne czy te nie. Istniej dwa typy generatorów parzysto ci. Generator nieparzysto ci (ang.: odd) generuje (zwraca) 1, je li dana zawiera parzyst liczb jedynek. Na przyk ad dana ma sze jedynek. Gdy bit parzysto ci zostanie dodany do zako czenia tej danej, to liczba jedynek w danej staje si liczb nieparzyst, st d te nazwa generator nieparzysto ci. Dla odmiany, generator parzysto ci (ang.: even) dodaje 1, je li dana zawiera nieparzyst liczb jedynek, co powoduje, e ca kowita liczba jedynek staje si liczb parzyst. Je li dana zawiera ju parzyst liczb 1, to jest generowany bit brak parzysto ci. Wyj- cie Y generatora parzysto ci przedstawionego na rys b dzie w stanie 0, je li stan wyj ABCDEFGH b dzie Rys Uk ad generatora parzysto ci 37

38 NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z kombinacyjnym uk adem logicznym (2) 3. KL modu edukacyjny z kombinacyjnym uk adem logicznym (5) PROCEDURA A. Generator parzysto ci zbudowany z bramek XOR 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Wykona po- czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu generatora parzysto ci przedstawionym na rys Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza znajduj cego si module KL Rys Schemat monta owy (modu KL blok a) 38

39 Rys Uk ad generatora parzysto ci 2. Do czy wej cia A, B, C, D odpowiednio do prze czników danych SW0 SW4, a wyj cie F6 do wska nika stanów logicznych L1. Doprowadza kolejno do wej generatora stany zgodnie z tablic i zapisywa w niej stany na wyj ciach. Tablica B. Uk ad scalony generatora parzysto ci 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Uk ad scalony U7 jest uk adem generatora parzysto ci. 2. Do czy wej cia A1, B1, C1, D1, E1, F1, G1, H1 i I1 odpowiednio do prze czników danych SW0 SW7 oraz D7. Do czy wyj cie Y0 do L1, a wyj cie Y1 do L2. Doprowadzi do modu u KL napi cie sta e +5 V z zasilacza znajduj cego si module KL

40 Rys Schemat monta owy (modu KL blok c) 3. Doprowadza kolejno do wej generatora stany zgodnie z tablic i zapisywa w niej stany na wyj ciach. Tablica PODSUMOWANIE 1. Generatory parzysto ci mo na budowa z bramek XOR. 2. Istniej dwa typy generatorów parzysto ci: nieparzysto ci i parzysto ci 40

41 Rozdzia 7 Sekwencyjne uk ady logicznej wiczenie 7-1 Przerzutniki PRZEDMIOT WICZENIA 1. Poznanie ró nic mi dzy uk adami logicznymi kombinacyjnymi a sekwencyjnymi oraz zastosowa ró nych jednostek pami ciowych. 2. Przestudiowanie zasad dzia ania i zastosowa ró nych przerzutników. DYSKUSJA Na rys przedstawiono dwa uk ady scalone bramek NOT nazywane te inwerterami. Wyj cie uk adu scalonego IC2 po czono z wej ciem uk adu scalonego IC1. Zak adaj c, e stan na wyj ciu IC1 jest 1, to stan na wyj ciu IC2 b dzie równy 0. Poniewa wyj cie uk adu IC2 do czono do wej cia uk adu scalonego IC1, to stan wej cia IC1 stanie si znowu równy 0. Gdy do wej cia uk adu IC1 doprowadzi si z zewn trz impuls, to wyj cie tego uk adu IC1 b dzie mia o stan 0, podczas, gdy wyj cie uk adu IC2 b dzie w stanie 1 (wyj cie uk adu IC1 powraca do stanu 0 ). Rys Przerzutnik RS typu zatrzask zbudowany z dwóch bramek NOT Je li impulsowi zewn trznemu przypiszemy liter A, a wyj ciu uk adu IC2 liter B to, gdy stan A lub B jest równy 1, wyj cie uk adu scalonego IC1 jest równe 0. Je li bramki NOT z rys zostan zast pione dwoma bramkami NOR, a ich wej cia zostan oznaczone jako R i S, to zostanie utworzony przerzutnik typu RS. Patrz str R = Reset, wyj cie Q jest resetowane do binarnego 0 S = Set, wyj cie Q jest ustawiane na binarne 1 41

42 Rys Przerzutnik RS zbudowany z dwóch bramek NOR Wyj cie przerzutnika uk adu IC1 jest oznaczane jako Q (wyj cie zwyk e), podczas, gdy wyj cie przerzutnika IC2 jest oznaczane jako (wyj cie zanegowane). Przerzutnik zmienia swój stan, je li zostanie do niego doprowadzony odpowiedni impuls logiczny. Pozostanie on w tym stanie stabilnym, a do momentu od czenia zasilania lub zmiany stanu wej cia (po doprowadzeniu nast pnego impulsu). Przerzutniki s w wi kszo ci przypadków budowane z bramek NOR lub NAND. Na rys przedstawiono przerzutnik RS zbudowany w logice dodatniej z bramek NOR, a na rys przerzutnik RS zbudowany w logice ujemnej z bramek NAND. Przerzutnik RS b d cy najprostsz postaci przerzutnika mo e by stosowany do budowy innych przerzutników, st d te przerzutnik RS jest nazywany przerzutnikiem podstawowym. Tablica jest tablic prawdy przerzutnika RS. Qn jest bie cym stanem wyj ciowym przerzutnika, podczas, gdy Qn+1 jest jego stanem wyj ciowym nast pnym. Tablica Tablica prawdy przerzutnika RS 42

43 Na podstawie analizy danych zawartych w tablicy prawdy mo na wysnu nast puj ce wnioski: (1) Gdy R=0 i S=0, to stan Qn+1 na wyj ciu zwyk ym Q przerzutnika jest taki sam jak stan poprzedni Qn, który powinien by równy 0 lub 1. (2) Gdy R=0 i S=0, to przerzutnik jest zerowany do stanu binarnego 1, zatem Qn+1= 1. (3) Gdy R=1 i S=0, to przerzutnik jest zerowany do stanu binarnego 0, zatem Qn+1= 0. (4) Gdy R=1 i S=1, stan Qn+1 móg by by jednocze nie równy 0 lub 1. Poniewa na wyj ciu nie mog panowa jednocze nie dwa ró ne stany, to stan ten okre la si jako niedozwolony (zabroniony). Na rys przedstawiono kompletny symbol graficzny przerzutnika RS. Wyprowadzenie CK jest wej ciem do, którego doprowadza si taktuj cy sygna zegarowy (synchronizuj cy). Po wykryciu tego sygna u, przerzutnik zmienia stan. PR - wej cie programuj ce, które niezale nie od sygna u zegarowego doprowadzanego do wej cia CK ustawia wyj cie zwyk e Q w stan 1. CL wej cie zerowania, które niezale nie od sygna u zegarowego doprowadzonego do wej cia CK ustawia wyj cie zwyk e Q w stan 0. Rys Przerzutnik typu RS U ywaj c przerzutnika RS mo na zbudowa przerzutnik typu D. Na rysunkach 7-1-6(a) i (b) przedstawiono odpowiednio symbol graficzny i schematy uk adu przerzutnika D zbudowanego z przerzutnika RS. 43

44 Rys Przerzutnik typu D Przerzutnik typu D jest u ywany najcz ciej do transmisji danych. Tablica jest tablic prawdy tego przerzutnika. Tablica Tablica prawdy przerzutnika typu D Przerzutnik typu T zbudowano z przerzutnika typu D. Na rysunkach 7-1-7(a) i (b) przedstawiono odpowiednio symbol graficzny przerzutnika typu T oraz schemat jego uk adu. Tablica jest tablic prawdy tego przerzutnika. Rys Przerzutnik typu T 44

45 Tablica Tablica prawdy przerzutnika typu T Analizuj c dane zamieszczone w tablicy mo na zauwa y, e przerzutnik typu T zmienia swój stan tylko wtedy, gdy stany T=1 i CK=1. Zak adaj c, e pocz tkowo Qn= 0, to przy T=1 i CK=1 wyj cie przerzutnika T przyjmie stan równy binarnej 1. Wyj cie przerzutnika pozostaje w stanie 1 a do momentu, gdy ponownie T=1 i CK=1. W tym momencie wyj cie przerzutnika wraca do stanu binarnego 0. Gdy stany na wej ciach T=1, CK=1, to stan wyj ciowy przerzutnika T zmienia si mi dzy binarnym 0 a binarn 1. Ta unikatowa w asno przerzutnika typu T powoduje, e z przerzutnika tego typu mo na budowa uk ady dzielenia przez 2. Na rys przedstawiono przebiegi na wyprowadzeniach przerzutnika. Nale y zaznaczy, e cho s dwa przebiegi wej ciowe, to jest tylko jeden przebieg wyj ciowy. Przerzutniki typu T s u ywane jako uk ady opó niaj ce w uk adach liczników. Rys Przebiegi wej ciowy i wyj ciowy przerzutnika typu T Opracowuj c przerzutnik typu JK wyeliminowano stan zabroniony charakteryzuj cy przerzutnik typu RS. Symbol graficzny przerzutnika typu JK przedstawiono na rys Rys Przerzutnik typu JK Rys Przerzutnik typu JK zbudowany z przerzutnika RS 45

46 Na rys przedstawiono uk ad zast pczy przerzutnika typu JK zbudowanego z przerzutnika RS. Patrz tablica prawdy (tablica 7-1-4). Przerzutnik typu JK ma takie same w a- ciwo ci jak przerzutnik RS z wyj tkiem stanu J=1, K=1 i CK=1, w którym przerzutnik JK jest podobny do przerzutnika typu T. Tablica Tablica prawdy przerzutnika typu JK Poniewa przerzutnik JK nie ma stanu niedozwolonego, zatem mo e by on u yty do budowy prawie ka dego przerzutnika. Z tego powodu jest te nazywany przerzutnikiem uniwersalnym. Na rys przedstawiono uk ad przerzutnika JK typu master-slave (nadrz dnypodleg y). Rys Przerzutnik JK typu master-slave (nadrz dny-podleg y) Gdy stan na wej ciu CK=0, to przerzutnik nadrz dny (master) nie mo e zaakceptowa nowych stanów wej ciowych, st d jego wyj cia Q i pozostaj w takim samym stanie. Stany wyj Q i s transmitowane do wyj Q i przerzutnika podleg ego (slave). Gdy stan na wej ciu CK=1, to przerzutnik nadrz dny mo e zaakceptowa nowe stany wej ciowe, lecz stany Q i przerzutnika podleg ego nie ulegaj zmianie. 46

47 Na rys przedstawiono schemat zale no ci czasowych przebiegów na wyprowadzeniach przerzutnika typu master-slave:. Gdy stan na wej ciu CK=1, to stan na wej ciu zmienia si w sposób ci g y a do momentu, gdy przy opadaj cym zboczu sygna u zegarowego CK warto ostatnio wprowadzona zostanie zatrza ni ta. Gdy stan na wej ciu zegarowym CK=0, to stan wyj ciowy przerzutnika nadrz dnego (master) jest wysy any do przerzutnika podleg ego (slave), zatem jest on wyzwalany zegarowym zboczem opadaj cym CK. Rys Schemat zale no ci czasowych przerzutnika master-slave NIEZB DNY SPRZ T LABORATORYJNY 1. KL podstawowy modu edukacyjny z laboratorium uk adów elektrycznych 2. KL modu edukacyjny z sekwencyjnym uk adem logicznym (1) PROCEDURA A. Zbudowanie przerzutnika typu RS z podstawowych bramek logicznych 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Doprowadzi do modu u KL napi cia sta e +5 V i +12 V z zasilacza znajduj cego si module KL Do czy wej cia A3 i A4 odpowiednio do prze czników danych SW1 i SW2. Do- czy wyj cia F6 i F7 odpowiednio do wska ników stanów logicznych L1 i L2. Jakie stany panuj na wyj ciach F6 i F7? Wy czy zasilanie i po up ywie kilku sekund w czy je ponownie. Jakie s teraz stany wyj F6 i F7?. 47

48 Rys Schemat monta owy (modu KL blok c) Rys Przerzutnik RS zbudowany z bramek NAND 3. Doprowadza kolejno stany wej ciowe zgodnie z tablic Obserwowa i zapisa w tablicy stany na wyj ciach F6 i F7. Tablica Na podstawie wyników z tablicy mo na okre li stany na wyj ciach Q i oraz na wyj ciach R i S. 5. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu przedstawionym na rys Po czy wyprowadzenie CK2 z wyprowadzeniem napi cia +5 V. 48

49 6. Do czy wej cia A1 i A5 odpowiednio do prze czników danych SW1 i SW2. Rys Schemat monta owy (modu KL blok c) Rys Przerzutnik RS 7. Doprowadza kolejno stany wej ciowe zgodnie z tablic Obserwowa i zapisa w tablicy stany na wyj ciach F6 i F7. Tablica B. Zbudowanie przerzutnika typu D z przerzutników typu RS 1. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu przerzutnika D przedstawionym na rys

50 Rys Schemat monta owy (modu KL blok c) Rys Przerzutnik typu D 2. Do czy wej cie A1 do prze cznika danych SW1, a wej cie CK do wyj cia A prze cznika impulsatora SWA. Do czy wyj cie F6 do wska nika stanów logicznych L1. 3. Doprowadza kolejno stany wej ciowe zgodnie z tablic Zaobserwowa i zapisa w tablicy stany wyj ciowe. Tablica

51 C. Zbudowanie przerzutnika typu JK z przerzutników typu RS 1. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu przerzutnika JK przedstawionym na rys Rys Schemat monta owy (modu KL blok c) Rys Przerzutnik typu JK 2. Do czy wej cie CK2 do wyj cia A prze cznika impulsatora SWA, a wej cie A1 do prze cznika danych SW1. Do czy wyj cie F6 do wska nika stanów logicznych L1. 3. Doprowadza kolejno stany wej ciowe zgodnie z tablic Zaobserwowa i zapisa w tablicy stany wyj ciowe. 51

52 Tablica D. Zbudowanie przerzutnika JK typu master-slave z przerzutników typu RS 1. Wykona po czenia pos uguj c si schematem monta owym przedstawionym na rys i schematem uk adu przerzutnika JK typu master-slave (nadrz dnypodleg y) przedstawionym na rys Rys Schemat monta owy (modu KL blok c) Rys Przerzutnik JK typu master-slave 2. Do czy wej cie CK1 do wyj cia A prze cznika impulsatora SWA, a wej cia J i K odpowiednio do prze czników danych SW0 i SW1. Do czy wyj cia F1, F2, F6 i F7 odpowiednio do wska ników stanów logicznych L0, L1, L2 i L3. 52

53 3. Doprowadza kolejno stany wej ciowe zgodnie z tablic Obserwowa i zapisa w tablicy stany wyj ciowe. Tablica E. Zbudowanie rejestru przesuwnego z przerzutników typu D 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok a. Doprowadzi do modu u KL napi cia sta e +5 V i +12 V z zasilacza znajduj cego si module KL Rys Schemat monta owy (modu KL blok a) 2. Do czy wej cie B (kasowanie) do prze cznika danych SW0, wej cie A (I/P) do prze cznika danych SW1, wej cie CK do wyprowadzenia A prze cznika SWA, a wyj cia F1, F2, F3 F4 odpowiednio do wska ników stanów logicznych L1, L2, L3 i L4. 53

54 3. Ustawi prze cznik SW0 na 1, aby skasowa przerzutnik D, nast pnie ustawi ten prze cznik na 0. Ustawi prze cznik SW1 na 1. Do wej cia zegarowego CK doprowadzi cztery impulsy za po rednictwem prze cznika SWA impulsatora. Zaobserwowa i zapisa poni ej wskazania wyj ciowe po ka dym doprowadzonym impulsie. F1-F4= 4. Ustawi prze cznik SW0 na 1, aby skasowa przerzutnik D, nast pnie ustawi ten prze cznik na 0. Ustawi prze cznik SW1 na 1 i po doprowadzeniu jednego impulsu zegarowego wróci do ustawienia 0. Do czy nast pnie do wej cia zegarowego CK trzy impulsy za po rednictwem prze cznika SWA impulsatora. Zaobserwowa i zapisa poni ej wskazania wyj ciowe po ka dym doprowadzonym impulsie. F1-F4= F. Ustawienie wst pne rejestru przesuwnego w lewo/w prawo 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok b. Doprowadzi do modu u KL napi cia sta e +5 V i +12 V z zasilacza znajduj cego si module KL Rys Schemat monta owy (modu KL blok b, U7=7495) 2. Wykona poni sze po czenia: Wej cia A, B, C, D odpowiednio do SW0, SW1, SW2, SW3 Wyj cia: F1, F2, F3, F4 odpowiednio do L4, L3. L2, L1 Wyprowadzenie D1 (OBCI ENIE) do wyj cia SWA A Wej cie C1 (CK) do SW7 B1 (wej cie szeregowe) do SW7 A1 (MODE - TRYB) do SW6 54

55 Tablica Tablica funkcyjna uk adu scalonego Doprowadza kolejno stany wej ciowe do wej A1 i B1 zgodnie z tablic Zaobserwowa i zapisa w tablicy stany wyj ciowe. Tablica Ustawi na wej ciach A1 i B1 stany 1. Doprowadza kolejno stany do wej D, C, B i A zgodnie z tablic Zaobserwowa i zapisa w tablicy stany wyj ciowe. Tablica

56 G. Zbudowanie uk adu eliminatora zak óce z przerzutników typu RS 1. Ustawi modu KL na module KL (modu edukacyjny laboratorium z podstawowych uk adów elektrycznych), poczym zlokalizowa blok c. Do budowy uk ady eliminatora zak óce pos u y uk ad przerzutnika RS przedstawionego na rysunkach i Rys Schemat monta owy (modu KL blok c) Rys Przerzutnik RS 2. Do czy wej cie A4 do prze cznika danych SW0. Do czy wej cie A3 do wyj- cia generatora sygna u zegarowego. Generator sygna u zegarowego jest w tym przypadku dla przerzutnika RS ród em sygna ów zak ócaj cych. 3. Ustawi stan na wej ciu A4= 1. Zmierzy stan na wyj ciu F6 =. 4. Do czy wej cie A3 do prze cznika danych SW0, a wej cie A4 do wyj cia generatora sygna u zegarowego. 5. Ustawi stan na wej ciu A3= 1. Zmierzy stan wyj ciu F6 =. 56

57 PODSUMOWANIE 1. Wyj cie przerzutnika zmienia stan tylko wtedy, gdy do jego wej cia zostanie doprowadzony odpowiedni stan logiczny. Stan na wyj ciu przerzutnika pozostanie taki sam tak d ugo, jak d ugo jest doprowadzone zasilanie lub, gdy wej cie zmieni swój stan. 2. Przerzutniki RS zbudowane z bramek NOR s sterowane dodatnimi impulsami zegarowymi. Przerzutniki RS zbudowane z bramek NAND s sterowane ujemnymi impulsami zegarowymi. 3. Przerzutniki buduje si w wi kszo ci przypadków z bramek NOR lub NAND. 57

58 wiczenie 7-1 Liczniki PRZEDMIOT WICZENIA 1. Poznanie zasad dzia ania liczników oraz metod ich budowy z wykorzystaniem do tego celu przerzutników typu JK. 2. Zapoznanie si z licznikami synchronicznymi i asynchronicznymi. DYSKUSJA Liczniki buduje si z przerzutników i bramek logicznych. W poprzednim wiczeniu nauczyli my si, e gdy stany wej ciowe przerzutnika typu T s T=1 i CK=1, to przerzutnik ten zmienia swój stan logiczny mi dzy binarnym 0 a 1. Rys Licznik 3-bitowy zbudowany z trzech przerzutników typu T Na rys przedstawiono trzy przerzutniki typu T po czone szeregowo. Wej cie Q ka dego przerzutnika (z wyj tkiem ostatniego w szeregu) jest do czone do wej cia CK przerzutnika nast pnego. Przyjmuj c, e liczba przerzutników po czonych szeregowo wynosi n oraz, e cz stotliwo sygna u na wej ciu jest równa N, to zatem cz stotliwo sygna u na wyj ciu ostatniego przerzutnika b dzie równa N/2 n. Przebiegi wyj ciowe przedstawiono na rys