MC68HC11 CPU. Opracował: Piotr Skotniczny

Transkrypt

1 MC68HC11 CPU Opracował: Piotr Skotniczny

2 Budowa. Mikrokontroler 68HC11 został wykonany w technologii HCMOS (high-density complementary metal-oxide semiconductor). Jest to procesor 8 bitowy. Nominalna prędkość magistrali wynosi 2MHz, ale może być zmniejszona do 0 Hz (zmniejszenie zużycia energii). Rys.1 Schemat blokowy W skład mikrokontrolera wchodzą następujące bloki ( rys. 1): - 8 kb pamięci ROM bajtów pamięci SRAM

3 - 512 bajtów pamięci EEPROM - 4-ro kanałowy 8 bitowy przetwornik A/C - SCI asynchroniczny, szeregowy interfejs komunikacyjny - SPI synchroniczny, szeregowy interfejs - 16 bitowy timer z 3 liniami input capture i 5 output compare - 8 bitowy licznik pulse accumulator - obwód przerwań czasu rzeczywistego - COP watchdog - system nadzoru poprawności działania, ochrona przeciwko błędom programowym Inne cechy: - 16 bitowe dzielenie liczb całkowitych i ułamkowych - 2 tryby energooszczędne: wait i stop - w stosunku do układów serii M6800 i M6801 lista rozkazów ma 91 nowych kodów Tryby pracy. Za pomocą pinów MODA i MODB w trakcie rosnącego zbocza sygnału reset można wybrać jeden z czterech trybów pracy: Wejścia Opis trybu Bity kontrolne w HPRIO MODB MODA RBOOT SMOD MDA IRV 1 0 Normal Single Chip Normal Expanded Special Bootstrap Special Test Tabela 2. Mody operacyjne NORMAL SINGLE CHIP W tym trybie MCU działa jak samodzielny mikrokontroler, bez magistral adresów i danych. Portów B, C, Strob A, Strob B używa się jako uniwersalne wejścia/wyjścia oraz do handshakingu. NORMAL EXPANDED 16 linii adresowych daje możliwość dostępu do 64-kilobajtowej przestrzeni adresowej. Część tej przestrzeni używana jest w trybie Normal single chip, a część stanowi pamięć

4 zewnętrzna. Starsze adresy obsługuje port B. Port C używany jest jako młodsze 8 bitów adresowych oraz 8-bitowa magistrala danych, dlatego potrzebny jest przerzutnik, włączany sygnałem AS. Wykorzystuje się również sygnały R/~W, E. W trybach Normal po upływie pierwszych po resecie 64 cykli E, nie możliwe jest zapisywanie ważnych rejestrów kontrolnych: INIT, OPTION, TMSK2. W trybach Special ten mechanizm ochronny jest wyłączony. Dla trybów specjalnych wektory przerwań znajdują się pod lokacjami BFC0-BFFF. SPECIAL BOOTSTRAP Program ładujący znajduje się w przestrzeni adresowej BF40-BFFF (192 bajty pamięci boot ROM ). Zawiera on procedury ładujące z zewnątrz, poprzez interfejs SCI program do wewnętrznej pamięci RAM. W tym trybie nie ma ograniczeń co do zawartości programu specjalnego wczytywanego do pamięci RAM. Kontrolowana jest szybkość przesyłania i format przesyłanych danych. Niezależnie od długości programu następuje pobranie i zapis wszystkich 256 bajtów. Po załadowaniu 256-tego bajtu wykonywany jest skok programowy pod adres 0000 i zaczyna się wykonywanie programu z RAM. Pamięć RAM stanowi 256 bajtów, pod lokacjami FF. Może być relokowalna poprzez zapis do rejestru INIT. Ten mod jest stosowany do testowania i diagnostyki w kompletnych modułach, oraz do programowania pamięci EEPROM. Możliwe jest programowe wyjście z tego trybu. SPECIAL TEST Ten tryb został przeznaczony głównie do testów produkcyjnych. Ponieważ ma on zredukowany system ochronny nie zaleca się stosowania go przez użytkownika. Wyjątki stanowią programowanie pamięci EEPROM, ustawianie rejestru CONFIG, emulacja i debugging ( możliwość widoczności danych przy czytaniu z wewnętrznych lokacji na zewnętrznej magistrali ). Istnieje możliwość przejścia po resecie do modu Special test, sprawdzenie zawartości rejestru CONFIG i powrót do trybu normalnego. Mapa pamięci. Mapa pamięci dla różnych trybów pracy przedstawiona jest na Rys. 3. Obszary ciemniejsze oznaczają pamięć wewnętrzną. Obszary jaśniejsze z oznaczeniem EXT oznaczają pamięć zewnętrzną, możliwą do wykorzystania tylko w trybach Normal expanded i Special test FF pamięć RAM ( 256 bajtów ) relokowalna przy pomocy rejestru INIT F rejestry kontrolne, blok ten jest relokowalny przy pomocy rejestru INIT B600-B7FF pamięć EEPROM ( 512 bajtów ) E000-FFC0 (E000-FFFF) pamięć ROM ( 8 kb )

5 W trybach Normal wektory przerwań umieszczone są pod adresami FFCO-FFFF w pamięci wewnętrznej. W trybach Special wektory przerwań umieszczone są pod adresami BFCO-BFFF. Dla trybu Special bootstrap jest to pamięć wewnętrzna, a dla Special test zewnętrzna. W przypadku gdy lokacje pamięci wewnętrznej pokrywają się z zewnętrznymi, lub adresami urządzeń we/wy, to pierwszeństwo ma pamięć wewnętrzna. Np. przy odczycie dana z portu C jest ignorowana, a przy zapisie następuje wpisanie do pamięci wewnętrznej i równoczesne wysłanie zapisywanych danych na port C. Rys.3 Mapa pamięci

6 Podstawowe rejestry. Rejestry ogólnego przeznaczenia przedstawia Rysunek 4, gdzie: A,B 8 bitowe akumulatory, lub jeden 16 bitowy akumulator D IX,IY 16 bitowe rejestry indeksowe SP wskaźnik stosu PC licznik rozkazów CCR - rejestr flag: S blokada rozkazu STOP X maska przerwań niemaskowalnych H przeniesienie połówkowe I maska przerwań maskowalnych N - minus Z - zero V - przepełnienie C przeniesienie lub pożyczka AKUMULATOR A AKUMULATOR B PODWÓJNY AKUMULATOR D 15 0 REJESTR INDEKSOWY X 15 0 REJESTR INDEKSOWY Y 15 0 SP WSKAZNIK STOSU 15 0 PC LICZNIK PROGRAMU CCR rejestr flag: bity 7 0. S X H I N Z V C Rys. 4 Rejestry ogólnego przeznaczenia

7 OPIS: Akumulatory A,B używane są do przechowywania danych i wyników działań arytmetycznych, logicznych oraz operacji na danych. Czasem używane są wspólnie jako jeden 16 bitowy akumulator D. Rejestry indeksowe IX, IY służą do adresacji indeksowej. 16 bitów z rejestru dodawane jest do 8 bitowego przesunięcia będącego częścią rozkazu w celu stworzenia adresu efektywnego operandu używanego w rozkazie Wskaźnik stosu SP (Stack Pointer) zawiera 16 bitowy adres najbliższej wolnej lokacji na stosie. Przy zapisie na stos jest on automatycznie zmniejszany, a przy odczycie ze stosu zwiększany. Wskaźnik stosu wykorzystywany jest przy skokach, wywołaniach procedur, przerwaniach oraz do przechowywania danych na stosie. Gdy procesor napotka instrukcję skoku, kładzie na stosie adres instrukcji następującej po instrukcji skoku (najpierw młodszy bajt adresu, później starszy), dopiero po tym wykonuje skok. Przy powrocie adres instrukcji do wykonania ściągany jest ze stosu, a wskaźnik stosu jest inkrementowany. Licznik programu zawiera 16 bitowy adres następnej instrukcji do wykonania. Rejestr flag CCR (Condition Code Register) zawiera pola: N, Z, V, C zmieniane przez rozkazy, pozwalają na wykonywanie skoków warunkowych H wskazuje przeniesienie z trzeciej pozycji podczas dodawania (wykorzystywane dla kodu BCD) S blokowanie instrukcji STOP, jeśli pojawi się ta instrukcja przy S=1 zostanie potraktowana jak instrukcja pusta NOP I maska przerwań maskowalnych; I=1 żadne przerwanie maskowalne nie zostanie obsłużone. Po każdym resecie bit ten jest domyślnie ustawiony i może być wyzerowany przez program. Gdy pojawia się przerwanie, bit jest automatycznie ustawiany po zapisaniu rejestrów na stos (jednak przed pobraniem wektora przerwań). X służy do blokowania przerwań z końcówki ~XIRQ ; po każdym resecie jest domyślnie ustawiany. Może być wyzerowany tylko programowo. Ważne rejestry. Rejestr INIT został przedstawiony na rysunku 5. Adres $103D Bity: Odczyt: RAM3 RAM2 RAM1 RAM0 REG3 REG2 REG1 REG0 Zapis: Reset: Rys. 5

8 RAM3-0 określają najstarsze 4 z 16 bitów adresu pamięci RAM, czyli numer 4kb strony. Po resecie są wyzerowane (0000=$0), a więc pamięć RAM zajmuje adresy $0000-$00FF. Gdyby ustawić je na jedynki (1111=$F) RAM będzie pod adresami $F000-$F0FF. REG3-0 określają najstarsze 4 z 16 bitów adresu pod którym znajdują się rejestry kontrolne. Po resecie ustawione są na 00001=$1, co odpowiada lokacjom $1000-$103F. Ponadto, rejestr ten można zapisywać tylko w trakcie pierwszych 64 cykli E po resecie, później możliwy jest tylko odczyt. Rejestr CONFIG przedstawiono na rysunku 6: Adres $103F Bity: Odczyt: NOSEC NOCOP ROMON EEON Zapis: Reset: Rys. 6 Zbudowany jest jako komórka EEPROM (poza tablicą 512 bajtowego EEPROMU). Cztery bity nie zostały wykorzystane i są odczytywane jako zera. NOSEC blokowanie bezpieczeństwa 0 - mikrokontroler może być zresetowany tylko w trybach Normal Single Chip i Special Bootstrap w celu zapobiegnięcia podejrzenia zawartości EEPROM i RAM (w trybach single nie ma zewnętrznej magistrali adresu i danych) NOCOP blokowanie systemu COP Watchdog 0 - odblokowany 1 zablokowany, nie generuje resetu systemu ROMON udostępnianie pamięci ROM 0 pamięć niedostępna, przestrzeń adresowa ($E000-$FFFF) może być udostępniona dla urządzeń lub pamięci zewnętrznej. 1 dostępne 8kb pamięci wbudowanej ROM EEON udostępnianie pamięci EEPROM 0 pamięć niedostępna, nie zajmuje lokacji w mapie pamięci 1 dostępne 512 bajtów pamięci EEPROM pod lokacjami $B600-$B7FF

9 Rejestr OPTION przedstawiono na rysunku 7: Adres $1039 Bity: Odczyt: ADPU CSEL IRQE DLY CME 0 CR1 CR0 Zapis: Reset: Rys. 7 Bity ADPU, CSEL i CME mogą być zapisywane i odczytywane bez ograniczeń. Pozostałe można zapisywać jedynie w trakcie trwania pierwszych 64 cykli E (wyjątkiem jest tryb niechroniony Special Test Mode ). ADPU A/D Power Up 0 blokada działania przetwornika A/C 1 odblokowanie przetwornika A/C (przetwornik wymaga minimum 100us od ustawienia bitu ADPU do ustabilizowania się) CSEL A/D/EE Charge Pump Clock Source Select wybiera źródło taktowani przetwornika A/C i układów pompujących EEPROM 0 zegar E 1 wewnętrzny generator RC o częstotliwości 2Mhz. W systemach o E < 1 MHz CSEL musi być jedynką aby można było programować EEPROM. Gdy E < 750 khz CSEL musi być jedynką, żeby można było używać przetwornika A/C. Dla ustabilizowania układu wymagane jest opóźnienie 10ms. IRQE IRQ Edge/Level Sensitive 0 wyzwalanie pinu ~IRQ poziomem niskim 1 wyzwalanie pinu ~IRQ opadającym zboczem DLY STOP Exit Turn-on Delay - opóźnienie wyjścia z trybu STOP 0 brak opóźnienia ( 4 cykle E ), dla systemów z zewnętrznym oscylatorem 1 opóźnienie 4064 cykle E w celu stabilizacji oscylatora CME Clock Monitor Enable 1 odblokowanie układu monitorującego pracę zegara ( resetującego system przy zwolnieniu zegara) 0 - zablokowanie CR1, CR0 COP Timer Rate Selects. - ustalanie okresu timera układu COP Watchdog Wykorzystanie przedstawiono w tabeli 8:

10 Częstotliwość CR1 CR0 E 2 15 k 2 23 Hz 8 MHz 4 Mhz dzielone przez Czas okresu ,625 ms 16,384 ms 32,768 ms ,5 ms 65,536 ms 131,07 ms ms 262,14 ms 524,29 ms s 1,049 ms 2,1 s 2,1 MHz 2 MHz 1 MHz Częstotliwość magistrali (zegar E) Tabela 8. Inne rejestry. Mikrokontroler posiada wiele rejestrów. Niektóre z nich przedstawiono w tabeli 9: nazwa Adres PORTA $1000 Bit Bit 0 PIOC $1002 STAF STAI CWOM HNDS OIN PLS EGA INVB PORTC $1003 Bit Bit 0 PORTB $1004 Bit Bit 0 PORTCL $1005 Bit Bit 0 DDRC $1007 Bit Bit 0 PORTD $ Bit Bit 0 DDRD $ Bit Bit 0 PORTE $100A Bit Bit 0 PACTL $1026 DDRA7 PAEN PAMOD PEDGE 0 0 RTR1 RTR0 SPCR $1028 SPIE SPE DWOM MSTR CPOL CPHA SPR1 SPRO CFORC $100B FOC1 FOC2 FOC3 FOC4 FOC OC1M $100C OC1M7 OC1M6 OC1M5 OC1M4 OC1M OC1D $100D OC1D7 OC1D6 OC1D65 OC1D4 OC1D TCTL1 $1020 OM2 OL2 OM3 OL3 OM4 OL4 OM5 OL5 SCCR2 $102D TIE TCIE RIE ILIE TE RE RWU SBK HPRIO $103C RBOOT SMOD MDA IRV PSEL3 PSEL2 PSEL1 PSEL0 INIT $103D RAM3 RAM2 RAM1 RAM0 REG3 REG2 REG1 REG0 Tabela 9. Inne rejestry. Porty.

11 Porty A,D i E nie zależą od trybów operacyjnych. Port B jest wyjściem w trybie Normal Single Chip, a w trybie Normal Expanded stanowi 8 starszych linii adresowych. Port C może być uniwersalnym wejściem lub wyjściem w trybie Normal Single Chip, a w trybie Normal Expanded jest multipleksowaną magistralą danych i 8 młodszych linii adresowych. Port A Linie portu A mogą być używane jako wejścia, wyjścia, input capture, output compare, PAI: PA0 we; IC1 input capture PA1 we; IC2 input capture PA2 we; IC3 input capture PA3 wy; OC2 output compare PA4 wy; OC3 output compare PA5 wy; OC4 output compare PA6 wy; OC5 output compare PA7 wy/we; OC1 output compare / PAI wejście dla licznika impulsów Odpowiednia zmiana sygnału na wejściu input capture powoduje zatrzaśnięcie zawartości 16 bitowego licznika timera do rejestru związanego z danym wyjściem. Wyjścia output compare służą do sygnalizacji na zewnątrz, że zawartość licznika timera zrównała się z rejestrem komparatorowym skojarzonym z odpowiednim wyjściem. Port B Wszystkie końcówki portu B są wyjściem w trybie Normal Single Chip. Port może być użyty w trybie prosto strobowanego wyjścia sygnał wyjściowy pojawia się na linii STRB gdy dana jest zapisywana do portu B. W trybie Normal Expanded port stanowi 8 starszych linii adresowych. Port C W trybie Normal Single Chip port C stanowi uniwersalne linie wejścia/wyjścia. Wejścia portu C mogą być zatrzaskiwane przy zmianie sygnału na wejściu STRA. Port ten można również używać jako równoległego we/wy z pełną wymianą potwierdzeń handshaking. Wtedy wejście STRA i wyjście STRB służą za linie kontrolne handshakingu.

12 W trybie Normal Expanded przez port C przesyłany jest multipleksowany sygnał danych i młodszego bajtu adresu. Podczas części adresowej każdego cyklu procesora, linie są wyjściami i stanowią młodsze bity adresowe. W części cyklu z danymi (stan wysoki na E) port C stanowi dwukierunkową magistralę danych. Kierunek transmisji danej pokazuje końcówka R/~W. Sposób podłączenia portu C w trybie Normal Expanded pokazuje Rys Port D Linie PD0-PD5 mogą być użyte jako uniwersalne wejścia lub wyjścia. Port D jest używany przez szeregowy interfejs komunikacyjny SCI, oraz szeregowy interfejs peryferyjny SPI, gdy interfejsy są odblokowane. SCI wykorzystuje: PD0 wejście odbieranych danych (RxD) PD1 wyjście nadajnika danych (TxD) SPI używa: PD2 sygnał MISO (Master In Slave Out) PD3 sygnał MOSI (Master Out Slave In) PD4 szeregowy zegar SCK PD5 wejście wyboru urządzenia podrzędnego SS Port E Port ten stanowi wejście przetwornika A/C. Stany wyjątkowe. Typowe zachowanie po resecie. CPU podczas pierwszych trzech cykli pobiera wektor restartu spod lokacji $FFFE,FFFFF ( w trybach Special spod lokacji $BFFE,BFFF) i zaczyna wykonywanie

13 instrukcji. Natychmiast po resecie rejestry są nieokreślone z wyjątkiem bitów S, X, I w rejestrze CCR ( ustawione w celu zablokowania przerwań i trybu STOP ). rejestr INIT ma wartość co ustawia pamięć RAM pod lokacjami $0000-$00FF, a rejestry kontrolne $1000-$103F. Ponieważ obecność pamięci ROM, EEPROM jest ustalana przez dwa bity rejestru CONFIG zbudowanego jako komórka EEPROM, sygnał resetu nie ma na nie wpływu. Porty: W trybie Expanded-multiplexed wszystkie 18 pinów używanych jako wejscia / wyjścia przy handshakingu są dedykowane rozszerzonej magistrali. W trybie Single Chip bity STAF, STAI i HNDS rejestru PIOC są wyzerowane, co blokuje przerwania od równoległych wejść / wyjść. Nie pracuje handshake mode. Zablokowany jest też mod WIRED-OR portu C przez bit CWOM=0 rejestru PIOC. Port C jest portem wejściowym ( DDRC=$00 ), port B jest uniwersalnym portem wyjściowym z wyzerowanymi wszystkimi bitami. Linia STRA jest strobem wejścia, wyzwalanym zboczem ( EGA=1 w rejestrze PIOC aktywne zbocze narastające). STRB jest strobem wyjścia i po resecie jest w stanie niskim ( INVB=1 w rejestrze PIOC ). Port D (bity 0-5), A (bity 0,1,2,7) oraz E skonfigurowane są jako wysokoimpedancyjne wejścia. Bity 3-6 portu A są wyjściami i mają stan logiczny zero. Timer System timera zainicjowany jest do liczenia od $0000. Bity preskalera są wyzerowane, a rejestry komparatorów funkcji output compare mają wartości $FFFF. Wartości zatrzasków wejściowych (funkcja input capture ) są nieokreślone. Funkcje input capture, output compare i przerwanie od przepełnienia licznika są zablokowane. Real-Time interrupt Przerwania są zamaskowane, a bityrtr0 i RTR1 rejestru PACTL są wyzerowane ustalając najkrótszy okres przerwań. Pulse Accumulator Jest zablokowany. Pin PAI jest skonfigurowany jako uniwersalny pin wejściowy. COP Watchdog aktywność nie zależy od resetu, tylko bity CR0, CR1 resjestru OPTION ustalające okres timera są zerowane SCI Wszelkie przerwania od systemu, funkcje nadajnika i odbiornika są zablokowane. Szybkość transmisji jest nieokreślona i musi być ustalona przed użyciem przez zapis rejestru BAUD. Piny SCI skonfigurowane są jako uniwersalne wejścia. Format ramki SCI inicjowany jest jako 8 bitowy z zablokowanymi funkcjami send break i receiver wakeup. Bity TDRE, TC są ustawione (wskazując brak transmisji), a pozostałe bity są wyzerowane. SPI Jest nieaktywny. Dedykowane piny skonfigurowane są jako uniwersalne wejścia. Przetwornik A/C Jest zablokowany przez wyzerowany bit ADPU rejestru OPTION. Wyzerowany jest też wskaźnik zakończenia konwersji. Inne ustawienia Zablokowana jest logika programowania EEPROM. W rejestrze HPRIO bity PSEL3-PSEL0 przyjmują wartości 0:1:0:1 co powoduje, że spośród przerwań maskowalnych najwyższy priorytet ma pin ~IRQ, skonfigurowany na wyzwalanie zboczem. Zablokowany jest także Clock Monitor System przez bit CME w rejestrze OPTION, a ustawiony bit DLY wprowadza opóźnienie wyjścia z modu STOP.

14 Istnieją 4 typy resetu: 1. Zewnętrzny, za pomocą pinu ~RESET. Po wykryciu niskiego poziomu na pinie ~RESET, stan taki jest wewnętrznie podtrzymywany przez 4 cykle zegara E, po czym zostaje zwolniony i po kolejnych 2 cyklach E stan jest sprawdzany. Jeżeli dalej utrzymywany jest z zewnątrz poziom niski na pinie ~RESET, oznacza to żądanie zewnętrznego resetu. Jeżeli jednak poziom jest wysoki, oznacza to, że reset został zainicjowany wewnętrznie ( przez COP watchdog lub Clock monitor ). Odróżnienie resetu wewnętrznego od zewnętrznego jest związane z tym, że sygnał na pinie ~RESET narasta krócej niż 2 cykle E oraz wymogiem dla resetu zewnętrznego, aby niski poziom sygnału utrzymywał się co najmniej przez 8 cykli E. Użycie w układzie pamięci EEPROM powoduje konieczność kontrolowania sygnału reset podczas zmian napięcia zasilania. Jeżeli pin ~RESET nie będzie miał niskiego poziomu w czasie spadku napięcia Vdd poniżej progu minimalnego, zawartość pamięci EEPROM może zostać zniszczona. 2. Power on reset - włączenie zasilania Ten typ resetu pojawia się gdy zostanie wykryte narastanie napięcia zasilającego Vdd. Obwód załączający zasilanie daje 4064 cykle opóźnienia od momentu pierwszego taktu oscylatora. 3. clock monitor reset Jest oparty opóźnieniu czasowym wewnętrznego obwodu RC. Jeśli w odpowiednim czasie nie zostanie wykryte zbocze zegara, może być wygenerowany reset. Bit CME=1 w rejestrze OPTION włącza funkcje monitorowania zegara. Dzięki bazowaniu na opóźnieniu układu RC, nie jest wymagany zegar do zadziałania tego systemu. Częstotliwość zegara mniejsza niż 10kHz spowoduje wywołanie resetu tego typu. Żeby reset się przypadkowo nie włączał wymagana jest częstotliwość zegara co najmniej 200kHz. Dla systemów o E<200kHz należy zblokować tę funkcję. Reset od zegara posiada własny wektor $FFFFC,$FFFD. Jednoczesne użycie trybu STOP i monitorowanie zegara spowoduje reset, ponieważ instrukcja STOP zatrzymuje zegar E. Clock monitor jest dodatkowym wsparciem dla układu COP Watchdog, który nie wykrywa błędu w przypadku uszkodzenia zegara (gdyż sam potrzebuje zegara do działania). 4. COP Watchdog reset COP Watchdog służy do ochrony przed błędami programowymi. Wymaga on umieszczania w programie pewnej stałej sekwencji rozkazów w taki sposób, żeby były wykonywane w odstępach czasowych mniejszych od określonej granicy. Jeśli w wymaganym przedziale czasowym nie pojawią się oczekiwane instrukcje, to zostanie wygenerowany reset o wektorze $FFFA,$FFFB.

15 Zerowanie timera COPa odbywa się dwuetapowo. Najpierw należy wpisać $55 do rejestru COPRST (jest on pod adresem $103A), co powoduje uzbrojenie mechanizmu zerowania. Po tym etapie może nastąpić dowolna ilość instrukcji. Właściwe zerowanie odbywa się przez wpisanie $AA do rejestru COPRST. Blokowanie COP Watchdog polega na ustawieniu bitu NOCOP=1 w rejestrze CONFIG. Bit ten może być ustawiany i zerowany programowo, a jego stan jest utrzymywany nawet po wyłączeniu zasilania, ponieważ rejestr CONFIG jest wykonany jako komórka EEPROM. Z tego względu dowolna zmiana bitu NOCOP zostanie uaktywniona dopiero po następnym resecie. Do określenia długości odcinka czasu odmierzanego przez timer COPa służą bity CR0 i CR1 w rejestrze OPTION. Konkretne wartości pokazuje tabela 10. Częstotliwość CR1 CR0 E 2 15 k 2 23 Hz 8 MHz 4 Mhz dzielone przez Czas okresu ,625 ms 16,384 ms 32,768 ms ,5 ms 65,536 ms 131,07 ms ms 262,14 ms 524,29 ms s 1,049 ms 2,1 s 2,1 MHz 2 MHz 1 MHz Częstotliwość magistrali (zegar E) Tabela 10. Przerwania. Obsługa przerwania. Gdy pojawi się przerwanie ( i nie jest zamaskowane), wykonywana instrukcja skończy się normalnie. Adres następnej instrukcji (aktualna wartość licznika programu) jest zapisywany na stosie. Na stos zrzucane są wszystkie rejestry CPU ( w kolejności: PC, IY, IX, A, B,CCR). Dane 16 bitowe składane są w następującej kolejności: najpierw młodszy, potem starszy bajt. Wskaźnik stosu jest dekrementowany po każdym załadowaniu bajtu na stos. W celu zablokowania obsługi innych przerwań ustawiany jest bit I (dla przerwania XIRQ bity X i I) w rejestrze CCR. Wtedy rozpoczyna się właściwa obsługa przerwania. Licznik programu przyjmuje adres specyfikowany przez wektor przerwania o najwyższym priorytecie. Po

16 zakończeniu obsługi (instrukcja RTI) rejestry i licznik programu odczytywane są ze stosu, co przywraca stan sprzed przyjęcia przerwania. Istnieje 17 przerwań sprzętowych, 1 programowe (SWI) oraz omówione wcześniej resety. Większość posiada możliwość maskowania za pomocą rejestru CCR, oraz indywidualne bity maskujące w różnych rejestrach kontrolnych. Bity maskujące oraz hierarchie przerwań zebrano w tabeli 11. Największy priorytet mają ostatnie wiersze (tabela poukładana według rosnącego priorytetu). Dodatkowe objaśnienia w tabelach 11.1 i Tabela 11. WEKTOR PRZERWANIE Bit maski w CCR Maska lokalna FFC0,C1 Zarezerwowane FFD4,D5 zarezerwowane - - FFD6,D7 SCI I Tabela 11.1 FFD8,D9 SPI zakończenie transmisji I SPIE FFDA,DB Pulse Accumulator Input Edge I PAII FFDC,DD Pulse Accumulator Overflow I PAOVI FFDE,DF Timer Overflow I TOI FFE0,E1 Timer Output Compare 5 I OC5I FFE2,E3 Timer Output Compare 4 I OC4I FFE4,E5 Timer Output Compare 3 I OC3I FFE6,E7 Timer Output Compare 2 I OC2I FFE8,E9 Timer Output Compare 1 I OC1I FFEA,EB Timer Input Capture 3 I IC3I FFEC,ED Timer Input Capture 2 I IC2I FFEE,EF Timer Input Capture 1 I IC1I FFF0,F1 RTI Real Time Interrupt I RTII FFF2,F3 ~IRQ I Tabela 11.2 FFF4,F5 ~XIRQ pin X Brak FFF6,F7 SWI Brak Brak FFF8,F9 Pułapka nielegalnej instrukcji Brak Brak FFFA.FB Reset wykrycia błędu COP Brak NOCOP FFFC,FD Reset od błędu zegara Brak CME FFFE,FF ~RESET Brak Brak Tab 11.1 Przyczyna przerwania (malejący priorytet) Przepełnienie rejestru odbiorczego Maska lokalna RIE

17 Receiver Overrrun Pusty rejestr nadawczy Koniec transmisji Wykrycie linii Idle RIE TIE TCIE ILIE Tab.11.2 Przyczyna przerwania External pin Parallel I/O Handshake Maska lokalna Brak STAI Wprowadzono priorytety przerwań w celu rozstrzygnięcia przypadku jednoczesnego żądania obsługi. Największy priorytet posiadają przerwania niemaskowalne (~RESET, Reset od błędu zegara, Reset wykrycia błędu COP, nielegalna instrukcja, SWI, ~XIRQ pin). Instrukcja SWI powoduje, że od momentu pobrania jej kodu do pobrania wektora, żadne inne przerwanie nie jest przyjmowane. Dla przerwań maskowalnych bitem I w rejestrze CCR istnieje możliwość zmiany priorytetu jednego z nich na największy. Wybrane przerwanie otrzymuje najwyższy priorytet wśród przerwań maskowalnych, ale dalej ma niższy priorytet od przerwań niemaskowalnych. Do zmiany priorytetu służą bity PSEL0-3 w rejestrze HPRIO (rys. 12 i tabela 13). Rys. 12 rejestr HPRIO Adres $103C Bity: Odczyt: RBOOT SMOD MDA IRV PSEL3 PSEL2 PSEL1 PSEL0 Zapis: Reset: Tabela 13 ustalanie przerwania o najwyższym priorytecie: PSEL3 PSEL2 PSEL1 PSEL0 PRZERWANIE O NAJWYŻSZYM PRIORYTECIE Timer overflow Pulse accumulator overflow Pulse accumulator input edge Zakończenie transferu SPI SCI Zarezerwowane (domyślnie dla ~IRQ) ~IRQ (zewnętrzne wyprowadzenie lub równoległe we/wy) RTI Real Time Interrupt

18 Timer input capture Timer input capture Timer input capture Timer output compare Timer output compare Timer output compare Timer output compare Timer output compare 5 Bity PSEL0-PSEL3 (Priority Select) Służą do wyboru przerwania o najwyższym priorytecie. Mogą być zapisywane tylko przy ustawionym bicie I w rejestrze CCR. SMOD (Special Mode) Stan bitu odzwierciedla negację pinu MODB podczas resetu ( 1 oznacza któryś z trybów Special ). Może być programowo wyzerowany (zmiana aktualnego modu), jedna nie może być powtórnie ustawiony. RBOOT (Read Bootstrap ROM) Ma znaczenie tylko przy SMOD=1, w przeciwnym wypadku zawsze wyzerowany i niemożliwy do zapisania. RBOOT=1 odblokowuje pierwotny program ładujący (bootloader) w trybie Special Bootstrap MDA (Mode Select A) Odzwierciedla stan pinu MODA przy narastającym zboczu resetu. Gdy SMOD=1 może być zapisywany (zmieniając aktualny tryb pracy). Gdy SMOD=0 może być tylko odczytywany (tryby pracy Normal ). IRV (Internal Read Visibility) Jest możliwy do zapisu tylko przy SMOD=1. IRV=1 w trybach Special umożliwia wizualizację wewnętrznych odczytów na zewnętrznej magistrali. Gdy SMOD=0 to IRV=0. Rysunki 14.1 i 14.2 pokazują zachowanie procesora od momentu resetu. Po każdym pobraniu instrukcji sprawdzane są żądania przerwań. Rysunki 15.1 i 15.2 obrazują rozwiązania wyboru przerwania o najwyższym priorytecie.

19

20 Rys. 14.1

21 Rys. 14.2

22 Rys Rys. 15.2

23 Spiętrzenia stanów wyjątkowych. A. Równoczesne RESETY Wybrany zostanie reset o najwyższym priorytecie w kolejności: 1. Power on reset 2. Reset zewnętrzny 3. Reset od błędu zegara 4. Reset od układu COP Watchdog B. RESET i przerwanie. Najpierw nastąpi obsługa resetu. Po resecie następuje blokowanie przerwań, dlatego żeby przerwania mogły być obsługiwane należy najpierw je odblokować. C. Kilka przerwań równocześnie. Ponieważ przed pobraniem wektora przerwania ustawiane są bity I, X pojawienie się kolejnego przerwania zostanie zignorowane. Wyjątek stanowi przypadek gdy najpierw pojawia się przerwanie z grupy maskowalnych bitem I, a w trakcie jego obsługi pojawi się ~XIRQ. Ponieważ wejście w obsługę przerwania maskowalnego bitem I nie powoduje ustawienia bitu X, więc jeśli pojawi się ~XIRQ zostanie ono obsłużone pierwsze. Poniżej przedstawiono kombinacje różnych przerwań: C1. Nielegalna instrukcja, SWI - przypadek niemożliwy (instrukcja SWI nie jest nielegalna ) C2. Nielegalna instrukcja w procedurze obsługi SWI - pierwsza warstwa na stosie będzie zawierać stan rejestrów zastanych przez instrukcję SWI, pojawienie się nielegalnej instrukcji spowoduje odłożenie kolejnej warstwy na stosie i wejście w obsługę nielegalnej instrukcji. C3. Najpierw nielegalna instrukcja, później ~XIRQ - ~XIRQ zostanie obsłużone po zakończeniu obsługi nielegalnej instrukcji (ponieważ na początku obsługi nielegalnej instrukcji ustawiane są bity X,I). C4. Nielegalna instrukcja w procedurze obsługi ~XIRQ - pierwsza warstwa na stosie będzie zawierać stan rejestrów zastanych przez ~XIRQ, pojawienie się nielegalnej instrukcji spowoduje odłożenie kolejnej warstwy na stosie i wejście w obsługę nielegalnej instrukcji. C5. Nielegalna instrukcja, ~IRQ - ~IRQ zostanie obsłużone po zakończeniu obsługi nielegalnej instrukcji (ponieważ na początku obsługi nielegalnej instrukcji ustawiane są bity X,I). C6. Nielegalna instrukcja w procedurze obsługi ~IRQ - pierwsza warstwa na stosie będzie zawierać stan rejestrów zastanych przez ~IRQ, pojawienie się nielegalnej instrukcji spowoduje odłożenie kolejnej warstwy na stosie i wejście w obsługę nielegalnej instrukcji.

24 C7. Nielegalna instrukcja, RTI - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa RTI nie może się rozpocząć przy ustawionym bicie I, RTI może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C8. Nielegalna instrukcja w procedurze obsługi RTI - pierwsza warstwa na stosie będzie zawierać stan rejestrów zastanych przez RTI, pojawienie się nielegalnej instrukcji spowoduje odłożenie kolejnej warstwy na stosie i wejście w obsługę nielegalnej instrukcji. C9. Nielegalna instrukcja, Timer Input Capture - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa Timer Input Capture nie może się rozpocząć przy ustawionym bicie I, Timer Input Capture może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C10. Nielegalna instrukcja, Timer Output Compare - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa Timer Output Compare nie może się rozpocząć przy ustawionym bicie I, Timer Output Compare może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C11. Nielegalna instrukcja, Timer Overflow - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa Timer Overflow nie może się rozpocząć przy ustawionym bicie I, Timer Overflow może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C12. Nielegalna instrukcja, Pulse Accumulator Overflow - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa Pulse Accumulator Overflow nie może się rozpocząć przy ustawionym bicie I, Pulse Accumulator Overflow może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C13. Nielegalna instrukcja, Pulse Accumulator Input Edge - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa Pulse Accumulator Input Edge nie może się rozpocząć przy ustawionym bicie I, Pulse Accumulator Input Edge może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C14. Nielegalna instrukcja, SPI zakończenie transmisji - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa SPI nie może się rozpocząć przy ustawionym bicie I, SPI może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C15. Nielegalna instrukcja, SCI - ponieważ nielegalna instrukcja ustawia bity X,I, a obsługa SCI nie może się rozpocząć przy ustawionym bicie I, SCI może zostać obsłużone dopiero po zakończeniu obsługi nielegalnej instrukcji (jeśli bit I zostanie wyzerowany). C16. SWI, ~XIRQ

25 - ponieważ SWI powoduje ustawienie bitów X,I przerwanie niemaskowalne nie może zostać obsłużone w trakcie obsługi SWI C17. SWI, ~IRQ - ponieważ SWI powoduje ustawienie bitów X,I przerwanie maskowalne nie może zostać obsłużone w trakcie obsługi SWI C18. SWI, RTI - ponieważ SWI powoduje ustawienie bitów X,I przerwanie Real Time Interrupt nie może zostać obsłużone w trakcie obsługi SWI C19. SWI, Timer Input Capture - ponieważ SWI powoduje ustawienie bitów X,I przerwanie Timer Input Capture nie może zostać obsłużone w trakcie obsługi SWI C20. SWI, Timer Output Compare - ponieważ SWI powoduje ustawienie bitów X,I przerwanie Timer Output Compare nie może zostać obsłużone w trakcie obsługi SWI C21. SWI, Timer Overflow - ponieważ SWI powoduje ustawienie bitów X,I przerwanie Timer Overflow nie może zostać obsłużone w trakcie obsługi SWI C22. SWI, Pulse Accumulator Overflow - ponieważ SWI powoduje ustawienie bitów X,I przerwanie Pulse Accumulator Overflow nie może zostać obsłużone w trakcie obsługi SWI C23. SWI, Pulse Accumulator Input Edge - ponieważ SWI powoduje ustawienie bitów X,I przerwanie Pulse Accumulator Input Edge nie może zostać obsłużone w trakcie obsługi SWI C24. SWI, SPI zakończenie transmisji - ponieważ SWI powoduje ustawienie bitów X,I przerwanie SPI nie może zostać obsłużone w trakcie obsługi SWI C25. SWI, SCI - ponieważ SWI powoduje ustawienie bitów X,I przerwanie SCI nie może zostać obsłużone w trakcie obsługi SWI C26. Najpierw ~XIRQ, później ~IRQ - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie ~IRQ nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I. C27. W trakcie obsługi ~IRQ pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę przerwania ~IRQ nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi ~IRQ i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi ~IRQ. C28. Najpierw ~XIRQ, później RTI

26 - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie RTI nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i ustawieniu bitu RTII). C29. W trakcie obsługi RTI pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę przerwania RTI nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi RTI i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi RTI. C30. Najpierw ~XIRQ, później Timer Input Capture - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie Timer Input Capture nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i ustawieniu odpowiedniego bitu IC1...3I). C31. W trakcie obsługi Timer Input Capture pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę Timer Input Capture nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi Timer Input Capture i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi Timer Input Capture. C32. Najpierw ~XIRQ, później Timer Output Compare - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie Timer Output Compare nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i przy ustawionym odpowiednim bicie OC1...5I). C33. W trakcie obsługi Timer Output Compare pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę Timer Output Compare nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi Timer Output Compare i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi Timer Output Compare. C34. Najpierw ~XIRQ, później Timer Overflow - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie Timer Overflow nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i przy ustawionym bicie TOI). C35. W trakcie obsługi Timer Overflow pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę Timer Overflow nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi Timer Overflow i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi Timer Overflow. C36. Najpierw ~XIRQ, później Pulse Accumulator Overflow - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie Pulse Accumulator Overflow nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i przy ustawionym bicie PAOVI). C37. W trakcie obsługi Pulse Accumulator Overflow pojawia się przerwanie ~XIRQ

27 - ponieważ wejście w obsługę Pulse Accumulator Overflow nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi Pulse Accumulator Overflow i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi Pulse Accumulator Overflow. C38. Najpierw ~XIRQ, później Pulse Accumulator Input Edge - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie Pulse Accumulator Input Edge nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i przy ustawionym bicie PAII). C39. W trakcie obsługi Pulse Accumulator Input Edge pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę Pulse Accumulator Input Edge nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi Pulse Accumulator Input Edge i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi Pulse Accumulator Input Edge. C40. Najpierw ~XIRQ, później SPI - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie SPI nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i przy ustawionym bicie SPIE). C41. W trakcie obsługi SPI pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę SPI nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi SPI i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi SPI. C42. Najpierw ~XIRQ, później SCI - ponieważ przed rozpoczęciem obsługi ~XIRQ ustawiane są bity X i I, przerwanie SCI nie zostanie obsłużone; jego obsługa może nastąpić dopiero po wyzerowaniu bitu I (i przy ustawionym odpowiednim bicie maski dla SCI). C43. W trakcie obsługi SCI pojawia się przerwanie ~XIRQ - ponieważ wejście w obsługę SCI nie powoduje ustawienia bitu X, pojawienie się ~XIRQ spowoduje przerwanie obsługi SCI i zapisanie kolejnej warstwy na stosie (od XIRQ). Po zakończeniu obsługi ~XIRQ nastąpi ściągnięcie ze stosu warstwy od ~XIRQ i kontynuowanie obsługi SCI. C44. Równocześnie ~IRQ, RTI - RTI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C45. W trakcie obsługi RTI pojawia się ~IRQ - ponieważ przed wejściem w obsługę RTI został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C46. Równocześnie ~IRQ, Timer Input Capture

28 - Timer Input Capture ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C47. W trakcie obsługi Timer Input Capture pojawia się ~IRQ - ponieważ przed wejściem w obsługę Timer Input Capture został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C48. Równocześnie ~IRQ, Timer Output Compare - Timer Output Compare ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C49. W trakcie obsługi Timer Output Compare pojawia się ~IRQ - ponieważ przed wejściem w obsługę Timer Output Compare został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C50. Równocześnie ~IRQ, Timer Overflow - Timer Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C51. W trakcie obsługi Timer Overflow pojawia się ~IRQ - ponieważ przed wejściem w obsługę Timer Overflow został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C52. Równocześnie ~IRQ, Pulse Accumulator Overflow - Pulse Accumulator Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C53. W trakcie obsługi Pulse Accumulator Overflow pojawia się ~IRQ - ponieważ przed wejściem w obsługę Pulse Accumulator Overflow został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C54. Równocześnie ~IRQ, Pulse Accumulator Input Edge - Pulse Accumulator Input Edge ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C55. W trakcie obsługi Pulse Accumulator Input Edge pojawia się ~IRQ - ponieważ przed wejściem w obsługę Pulse Accumulator Input Edge został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C56. Równocześnie ~IRQ, SPI - SPI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C57. W trakcie obsługi SPI pojawia się ~IRQ

29 - ponieważ przed wejściem w obsługę SPI został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C58. Równocześnie ~IRQ, SCI - SCI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi ~IRQ (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C59. W trakcie obsługi SCI pojawia się ~IRQ - ponieważ przed wejściem w obsługę SCI został ustawiony bit I, przerwanie ~IRQ nie zostanie obsłużone. C60. Równocześnie RTI, Timer Input Capture - Timer Input Capture ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C61. W trakcie obsługi Timer Input Capture pojawia się RTI - ponieważ przed wejściem w obsługę Timer Input Capture został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C62. Równocześnie RTI, Timer Output Compare - Timer Output Compare ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C63. W trakcie obsługi Timer Output Compare pojawia się RTI - ponieważ przed wejściem w obsługę Timer Output Compare został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C64. Równocześnie RTI, Timer Overflow - Timer Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C65. W trakcie obsługi Timer Overflow pojawia się RTI - ponieważ przed wejściem w obsługę Timer Overflow został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C66. Równocześnie RTI, Pulse Accumulator Overflow - Pulse Accumulator Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C67. W trakcie obsługi Pulse Accumulator Overflow pojawia się RTI - ponieważ przed wejściem w obsługę Pulse Accumulator Overflow został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C68. Równocześnie RTI, Pulse Accumulator Input Edge

30 - Pulse Accumulator Input Edge ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C69. W trakcie obsługi Pulse Accumulator Input Edge pojawia się RTI - ponieważ przed wejściem w obsługę Pulse Accumulator Input Edge został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C70. Równocześnie RTI, SPI - SPI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C71. W trakcie obsługi SPI pojawia się RTI - ponieważ przed wejściem w obsługę SPI został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C72. Równocześnie RTI, SCI - SCI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi RTI (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C73. W trakcie obsługi SCI pojawia się RTI - ponieważ przed wejściem w obsługę SCI został ustawiony bit I, przerwanie RTI nie zostanie obsłużone. C74. Równocześnie Timer Input Capture, Timer Output Compare - Timer Output Compare ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Input Capture (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C75. W trakcie obsługi Timer Output Compare pojawia się Timer Input Capture - ponieważ przed wejściem w obsługę Timer Output Compare został ustawiony bit I, przerwanie Timer Input Capture nie zostanie obsłużone. C76. Równocześnie Timer Input Capture, Timer Overflow - Timer Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Input Capture (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C77. W trakcie obsługi Timer Overflow pojawia się Timer Input Capture - ponieważ przed wejściem w obsługę Timer Overflow został ustawiony bit I, przerwanie Timer Input Capture nie zostanie obsłużone. C78. Równocześnie Timer Input Capture, Pulse Accumulator Overflow - Pulse Accumulator Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Input Capture (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C79. W trakcie obsługi Pulse Accumulator Overflow pojawia się Timer Input Capture - ponieważ przed wejściem w obsługę Pulse Accumulator Overflow został ustawiony bit I, przerwanie Timer Input Capture nie zostanie obsłużone.

31 C80. Równocześnie Timer Input Capture, Pulse Accumulator Input Edge - Pulse Accumulator Input Edge ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Input Capture (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C81. W trakcie obsługi Pulse Accumulator Input Edge pojawia się Timer Input Capture - ponieważ przed wejściem w obsługę Pulse Accumulator Input Edge został ustawiony bit I, przerwanie Timer Input Capture nie zostanie obsłużone. C82. Równocześnie Timer Input Capture, SPI - SPI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Input Capture (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C83. W trakcie obsługi SPI pojawia się Timer Input Capture - ponieważ przed wejściem w obsługę SPI został ustawiony bit I, przerwanie Timer Input Capture nie zostanie obsłużone. C84. Równocześnie Timer Input Capture, SCI - SCI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Input Capture (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C85. W trakcie obsługi SCI pojawia się Timer Input Capture - ponieważ przed wejściem w obsługę SCI został ustawiony bit I, przerwanie Timer Input Capture nie zostanie obsłużone. C86. Równocześnie Timer Output Compare, Timer Overflow - Timer Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Output Compare (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C87. W trakcie obsługi Timer Overflow pojawia się Timer Output Compare - ponieważ przed wejściem w obsługę Timer Overflow został ustawiony bit I, przerwanie Timer Output Compare nie zostanie obsłużone. C88. Równocześnie Timer Output Compare, Pulse Accumulator Overflow - Pulse Accumulator Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Output Compare (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C89. W trakcie obsługi Pulse Accumulator Overflow pojawia się Timer Output Compare - ponieważ przed wejściem w obsługę Pulse Accumulator Overflow został ustawiony bit I, przerwanie Timer Output Compare nie zostanie obsłużone. C90. Równocześnie Timer Output Compare, Pulse Accumulator Input Edge - Pulse Accumulator Input Edge ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Output Compare (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO).

32 C91. W trakcie obsługi Pulse Accumulator Input Edge pojawia się Timer Output Compare - ponieważ przed wejściem w obsługę Pulse Accumulator Input Edge został ustawiony bit I, przerwanie Timer Output Compare nie zostanie obsłużone. C92. Równocześnie Timer Output Compare, SPI - SPI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Output Compare (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C93. W trakcie obsługi SPI pojawia się Timer Output Compare - ponieważ przed wejściem w obsługę SPI został ustawiony bit I, przerwanie Timer Output Compare nie zostanie obsłużone. C94. Równocześnie Timer Output Compare, SCI - SCI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Output Compare (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C95. W trakcie obsługi SCI pojawia się Timer Output Compare - ponieważ przed wejściem w obsługę SCI został ustawiony bit I, przerwanie Timer Output Compare nie zostanie obsłużone. C96. Równocześnie Timer Overflow, Pulse Accumulator Overflow - Pulse Accumulator Overflow ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Overflow (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C97. W trakcie obsługi Pulse Accumulator Overflow pojawia się Timer Overflow - ponieważ przed wejściem w obsługę Pulse Accumulator Overflow został ustawiony bit I, przerwanie Timer Overflow nie zostanie obsłużone. C98. Równocześnie Timer Overflow, Pulse Accumulator Input Edge - Pulse Accumulator Input Edge ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Overflow (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C99. W trakcie obsługi Pulse Accumulator Input Edge pojawia się Timer Overflow - ponieważ przed wejściem w obsługę Pulse Accumulator Input Edge został ustawiony bit I, przerwanie Timer Overflow nie zostanie obsłużone. C100. Równocześnie Timer Overflow, SPI - SPI ma niższy priorytet i nie zostanie obsłużone przed końcem obsługi Timer Overflow (chyba, że ma ustawiony najwyższy priorytet wśród przerwań maskowalnych bitem I w rejestrze HPRIO). C101. W trakcie obsługi SPI pojawia się Timer Overflow - ponieważ przed wejściem w obsługę SPI został ustawiony bit I, przerwanie Timer Overflow nie zostanie obsłużone. C102. Równocześnie Timer Overflow, SCI