Pytania W obecnie wykorzystywanych komputerach osobistych jest stosowana architektura: jednoszynowa pamięciowo-centryczna punkt-punkt Pamięć EEPROM jest pamięcią: kasowalną elektrycznie tylko 1 raz kasowalną elektrycznie wiele razy kasowaną światłem ultrafioletowym Urządzenie do przetwarzania danych, wyposażone w możliwość wprowadzania, przechowywania i wyprowadzania danych to: Rejestr AX to: Rejestr CX to: procesor pamięć operacyjna komputer akumulator rejestr bazowy licznik akumulator rejestr licznika rejestr danych Rejestry SI i DI to rejestry segmentowe indeksowe bazowe Rozkaz przeznaczony do przesyłania słów lub bajtów w operacjach typu rejestr-pamięć z (do) dowolnych rejestrów to: PUSH POP MOV wtorek, 19 stycznia 2016 Strona 1 z 14
W procesorze 8086 instrukcje PUSH i POP umożliwiają umieszczanie na stosie wartości: 32 bitowych 16 bitowych 8 bitowych Ile argumentów posiadają instrukcje ADD i SUB 2 0 1 Ile argumentów posiadają instrukcje MUL i DIV 1 2 0 Instrukcje SHL i SHR to instrukcje: przesunięcia arytmetycznego rotacji (obrotu) przesunięcia logicznego Instrukcja JMP <adres> to skok: skok z powrotem bezwarunkowy warunkowy Instrukcja pętli LOOP <adres> zmniejsza CX o 1 i wykonuje skok, gdy CX jest różne od 0 zwiększa CX o 1 i wykonuje skok, gdy CX jest różne od 0 zmniejsza CX o 1 i wykonuje skok, gdy CX jest równe 0 W procesorach x86 dane są zapisywane w pamięci w porządku: można stosować obydwa sposoby big endian little endian SISD w taksonomii Flynna to komputer: z wieloma ścieżkami danych i wieloma ścieżkami instrukcji wtorek, 19 stycznia 2016 Strona 2 z 14
z jedną ścieżką danych i jedną ścieżką instrukcji z jedną ścieżką danych i wieloma ścieżkami instrukcji SIMD w taksonomii Flynna to komputer: z jedną ścieżką danych i jedną ścieżką instrukcji z jedną ścieżką danych i wieloma ścieżkami instrukcji z wieloma ściezkami danych i jedną ścieżką instrukcji MISD w taksonomii Flynna to komputer: z jedną ścieżką danych i wieloma ścieżkami instrukcji z wieloma ścieżkami danych i wieloma ścieżkami instrukcji z jedną ścieżką danych i jedną ścieżką instrukcji MIMD w taksonomii Flynna to komputer: z jedną ścieżką danych i wieloma ścieżkami instrukcji z wieloma ścieżkami danych i wieloma ścieżkami instrukcji z jedną ścieżką danych i jedną ścieżką instrukcji Uniprocesor von Neumanna to maszyna typu SISD SIMD MIMD Wieloprocesor von Neumanna to architektura typu MISD SISD MIMD Która z poniższych cech nie jest cechą maszyny von Neumanna: pamięć składa się z pewnej liczby ponumerowanych komórek jednostka przetwarzana zawiera dane oraz tag opisujący zawartość instrukcje tworzące program są przechowywane w pamięci w taki sam sposób jak dane Architektura Harward posiada: oddzielne hierarchie pamięci programu i danych ale tylko w górnej warstwie hierarchii pamięci wspólne hierarchie pamięci programu i danych wtorek, 19 stycznia 2016 Strona 3 z 14
oddzielne hierarchie pamięci programu i danych Architektura Princeton posiada: oddzielne hierarchie pamięci programu i danych wspólne hierarchie pamięci programu i danych oddzielne hierarchie pamięci programu i danych ale tylko w górnej warstwie hierarchii pamięci Architektura Harward-Princeton posiada: oddzielne hierarchie pamięci programu i danych ale tylko w górnej warstwie hierarchii pamięci wspólne hierarchie pamięci programu i danych oddzielne hierarchie pamięci programu i danych Większość współczesnych komputerów ma architekturę: Princeton Harward-Princeton Harward W architekturze Princeton: program może modyfikować sam siebie program nie może modyfikowac sam siebie program nie może modyfikować sam siebie chyba, że ustawiona jest flaga MF w procesorze W porządku little-endian: najmniej znaczący bajt jest umieszczony pod najmniejszym adresem najmniej znaczący bajt jest umieszczony pod największym adresem najbardziej znaczący bajt jest umieszczony pod najmniejszym adresem W porządku big-endian najbardziej znaczący bajt jest umieszczony pod największym adresem najbardziej znaczący bajt jest umieszczony pod najmniejszym adresem najmniej znaczący bajt jest umieszczony pod najmniejszym adresem Do składników modelu programowego nie należy: model operacji warunkowych zestaw procedur sterujących systemem wtorek, 19 stycznia 2016 Strona 4 z 14
zestaw rejestrów Rejestr, który może być użyty jako argument źródła i równocześnie przeznaczenia dla operacji arytmetycznej lub logicznej to: akumulator arytmometr rejestr uniwersalny Architektury bezrejestrowe nie zawierają rejestrów muszą zawierać 1-3 rejestry np. licznik rozkazów są często spotykane w typowych zastosowaniach Architektury z minimalnym zestawem rejestrów posiadają licznik rozkazów, wskaźnik stosu, akumulator i rejestry adresowe posiadają mały zestaw rejestrów uniwersalnych posiadają tylko licznik rozkazów Architektury z małym zestawem rejestrów specjalizowanych: posiadają tylko licznik rozkazów, wskaźnik stosu i akumulator zawierają 6..8 rejestrów uniwersalnych zawierają 6..8 rejestrów pełniących różne sztywno określone funkcje Przykładem procesora z małym zestawem rejestrów specjalizowanych jest Pentium II 8086 Core i5 Przykładem procesora z małym zestawem rejestrów uniwersalnych jest procesor z rodziny x86 w trybie 32-bitowym 8086 68HC08 Architektury z dużym zestawem rejestrów uniwersalnych posiadają 16 lub 32 rejestry uniwersalne posiadają do 8 rejestrów uniwersalnych wtorek, 19 stycznia 2016 Strona 5 z 14
posiadają nawet 128 rejestrów uniwersalnych Architektura z buforem wierzchołka stosu posiada: 6..8 rejestrów, które pełnią ściśle określone funkcje duży zestaw rejestrów, który ma z założenia mieścić całą ramkę stosu rejestry które tworzą stos Który tryb adresowania odnosi się do pamięci: rejestrowy pośredni z przemieszczeniem rejestrowy bezpośredni natychmiastowy Jakie znasz modele operacji warunkowych: model ze znacznikami, model bez znaczników, model z predykatami model z rejestrami, model bez rejestrów, model z predykatami model z predykatami, model bez predykatów, model z rejestrami W modelu operacji warunkowych ze znacznikami jest możliwość równoczesnego przechowywania wartości wielu relacji w procesorze operacja warunkowa realizowana jest za pomocą dwóch instrukcji: ustawienie znaczników i instrukcja warunkowej zależnej od ustawienia znaczników operacja warunkowa jest realizowana przez pojedynczą instrukcję W modelu operacji warunkowych bez znaczników: operacja warunkowa realizowana jest za pomocą dwóch instrukcji operacja warunkowa jest realizowana przez pojedynczą instrukcję, która ewaluuje relację i wykonuje operację jeśli relacja jest spełniona jest możliwość równoczesnego przechowywania wartości wielu relacji w procesorze Komputer o złożonym zbiorze instrukcji to CISC RISC VLIW Komputer o zredukowanym zbiorze instrukcji to CISC wtorek, 19 stycznia 2016 Strona 6 z 14
VLIW RISC Procesor CISC charakteryzuje się dużą liczbą trybów adresowania pamięci taką samą długością binarną instrukcji stałą długością argumentów równą długości rejestrów Procesor RISC charakteryzuje się wykonywaniem instrukcji arytmetycznych tylko na danych w rejestrze i argumentach natychmiastowych dużą liczbą odwołań do danych w pamięci bogatym repertuarem trybów adresowania Który z procesorów ma strukturę CISC 8086 ARM MIPS32 Ktróry z procesorów nie ma architektury RISC 80386 ARM MIPS32 Procesor zbudowany w postaci układu sekwencyjnego, który podczas każdej instrukcji zmienia stan tylko jeden raz to: procesor wielocyklowy procesor jednocyklowy procesor potokowy Zadaniem jednostki wykonawczej procesora nie jest generowanie sygnałów sterujących na podstawie kodu operacyjnego instrukcji generowanie adresów skoków wykonywanie operacji arytmetyczno-logicznych Zadaniem jednostki sterującej jest generowanie adresów skoków generowanie sygnałów sterujących na podstawie kodu operacyjnego instrukcji wykonywanie operacji arytmetyczno-logicznych wtorek, 19 stycznia 2016 Strona 7 z 14
Pierwszą fazą działania jednostki wykonawczej procesora jest generacja adresu skoku pobranie instrukcji i jej argumentów wykonanie operacji arytmetyczno-logicznej Procesor w którym bloki funkcjonalne są wykorzystywane wielokrotnie podczas każdej instrukcji to procesor jednocylkowy wielocyklowy superskalarny Jeżeli procesor jednocześnie wykonuje kilka instrukcji (każdą w innym stopniu układu wykonawczego) to jest to: procesor potokowy procesor jednocyklowy procesor wielocyklowy Umieszczenie w programie instrukcji odczytującej rejestr po instrukcji zapisującej rejestr w procesorze potokowym to hazard R-A-W hazard W-A-R hazard W-A-W Najbardziej efektywna metoda usuwania hazardu R- A-W w jednostce potokowej to stosowanie obejść metoda administracyjna wstrzymanie potoku przy wykryciu hazardu Usuwanie hazardu R-A-W przy pomocy obejść polega na: przeprowadzeniu dodatkowych ścieżek z ALU i stopnia odczytu/zapisu do pamięci do stopnia odczytu poprowadzeniu ścieżek ze stopnia ALU do stopnia zapisu porównywaniu wyjścia stopnia ALU z wyjściem stopnia odczytu/zapisu do pamięci Opóźnienie pomiędzy załadowaniem danej z pamięci i jej użyciem (load-use penalty) w procesorze potokowym nie może być wyeliminowane wtorek, 19 stycznia 2016 Strona 8 z 14
da się wyeliminować przy pomocy obejść da się wyeliminować przez wstrzymanie potoku Opóźnienie skoku w architekturze potokowej wynika z Superpotok to odległości pomiędzy stopniem, w którym nastepuje skok a stopniem końcowym odległości pomiędzy stopniem, w którym następuje skok (ALU) i stopniem pobrania instrukcji skomplikowanej budowy jednostki ALU potok mający więcej niż 6 stopni potok mający więcej niż 10 stopni potok w którym stopnie zostały zrównoleglone Wydajność superpotoku wyrażona w cyklach na instrukcję jest taka sama jak wydajność zwykłego potoku lepsza niż wydajność zwykłego potoku gorsza niż wydajność zwykłego potoku Procesory superskalarne to inaczej procesory: wielocyklowe potokowe W superskalarze wielopotokowe istnieje kilka potoków wykonawczych, które wykonują równolegle instrukcje istnieje kilka potoków wykonawczych, które wykonują instrukcje jedna po drugiej istnieje jeden potok wykonawczy, który może jednocześnie wykonywać instrukcje CISC i RISC Niemal wszystkie współczesne procesory do komputerów uniwersalnych np. Intel Core to superskalary z niekolejnym wykonywaniem instrukcji superskalary z kolejnym rozpoczynaniem i niekolejnym kończeniem instrukcji superskalary z kolejnym wykonywaniem instrukcji W superskalarze z kolejnym wykonaniem instrukcji wtorek, 19 stycznia 2016 Strona 9 z 14
po równoległym pobraniu grupy kilku (2 lub 4) instrukcji są one kierowane do wykonania równocześnie lub jedna po drugiej o równoległym wykonaniu instrukcji decyduje programista lub kompilator wykonywanie instrukcji może być rozpoczynane w innej kolejności niż programowa Pamięć o dostępie swobodnym to: RAM ROM Flash Utrata informacji w przypadku braku zasilania występuje w pamięci : RAM Flash EPROM Komórka pamięci dynamicznej DRAM Magazynuje informację w postaci ładunku elektrycznego kondensatora nie potrzebuje odświeżania wykorzystywana jest jako pamięć podręczna Pamięć statyczna SRAM Pamięć PROM Pamięć EPROM W pamięci Flash Jest wolniejsza od pamięci dynamicznej potrzebuje odświeżania przechowuje informację w przerzutnikach można programować 1 raz można programować wiele razy jest pamięcią dynamiczną jest kasowalna tylko światłem ultrafioletowym jest kasowalna elektrycznie nie jest kasowalna można kasować dane światłem ultrafioletowym można kasować dane blokami wtorek, 19 stycznia 2016 Strona 10 z 14
Pamięć SDRAM W pamięciach DDR można kasować tylko 1 komórkę jednocześnie jest typem pamięci Flash jest pamięcią statyczną przesyła dane zgodnie z zegarem systemowym można przesyłać dane 2 razy w ciągu taktu można przesyłac dane asynchronicznie nie ma układów odświeżania Pamięć podręczna nie jest warstwą pamięci pomiędzy rejestrami procesora a pamięcią operacyjną wykonana w technologii SRAM wykonana w technologii DRAM Zasada lokalności odwolań do pamięci mówi, że w ograniczonym odcinku czasu odwołania do pamięci są skupione na niewielkim fragmencie przestrzeni adresowej przez cały czas odwołania do pamięci są skupione na niewielkim fragmencie przestrzeni adresowej w ograniczonym odcinku czasu odwołania do pamięci są częstsze na początku przestrzeni adresowej Pamięć podręczna pełnoasocjacyjna nie ma adresów, porównuje dane z wzorcem wykorzystuje adresy jest łatwa w implementacji Pamięć cache bezpośrednio adresowana jest bardzo trudna w implementacji jest zbudowana na bazie zwykłej, szybkiej pamięci RAM i jednego komparatora nie ma adresów - działa wyłacznie na zasadzie skojarzeń ze wzorcem Cechą pamięci podręcznej zbiorowo-asocjacyjnej jest to, że: nie można zapamiętać w niej dwóch danych, których środkowe części adresu są identyczne powstaje przez połączenie pewnej liczby kieszeni bezpośrednio adresowanych wtorek, 19 stycznia 2016 Strona 11 z 14
dana spod koreślonego adresu może być zapisana w dowolnym bloku Współczynnik trafień kieszeni to stosunek liczby trafień do całkowitej liczby odwołań w badanym przedziale czasu stosunek całkowitej liczby odwołan do liczby trafień w badanym przedziale czasu iloczyn liczby trafień i całkowitej liczby odwołań w badanym przedziale czasu Średni czas dostępu do pamięci z wykorzystaniem cache nie zależy od współczynnika trafeiń zależy wyłącznie od współczynnika trafień zależy od współczynnika trafień i czasów dostępu do pamięci cache i operacyjnej Cache L1 (pierwszego poziomu) posiada największą asocjacyjność i największą pojemność posiada najmniejszą asocjacyjność i pojemność posiada największą asocjacyjność i małą pojemność W kieszeniach inkluzywnych każdy obiekt zawarty w wyższej warstwie jest również obecny w warstwie niższej Kieszeń L2 jest napełniana wyłącznie obiektami usuwanymi z L1 Efektywna sumaryczna pojemność kieszeni jest równa sumie pojemności poszczególnych warstw kieszeni W kieszeniach wyłącznych Operacja negacji NOT efektywna sumaryczna pojemność kieszeni jest równa pojemności największej z warstw kieszeni każdy obiekt zawarty w wyższej warstwie jest również obecny w warstwie niższej kieszeń L2 jest napełniana wyłącznie obiektami usuwanymi z L1 zamienia wartość sygnału na przeciwną jest inaczej operacją różnicy symetrycznej nie zmienia wartości sygnału Operacja logiczna, która w wyniku daje 0 wtedy i tylko wtedy, gdy obydwie cyfry są równe 0, to wtorek, 19 stycznia 2016 Strona 12 z 14
suma logiczna iloczyn logiczny różnica symetryczna Operacja logiczna, która w wyniku daje 1 wtedy i tylko wtedy, gdy obydwie cyfry są równe 1, to suma logiczna iloczyn logiczny alternatywa wykluczająca Operacja XOR to inaczej: suma logiczna iloczyna logiczny różnica symetryczna Liczba zapisana w systemie dziesiętnym jako 11, to w systemie binarnym: 1010 1011 1100 W kodzie BCD: cyfry dziesiętne są kodowane binarnie cyfry szesnastkowe są kodowane binarnie cyfry dziesiętne są kodowane szesnastkowo Liczba ujemna zapisana w kodzie uzupełnień do 2 posiada: 1 na najstarszym bicie 1 na najmłodszym bicie 0 na najstarszym bicie Dla liczb ułamkowych w zapisie stałoprzecinkowym: operacje arytmetyczne są realizowane tak jak na liczbach całkowitych operacje arytmetyczne wymagają dodatkowego koprocesora operacje arytmetyczne nie mogą być wykonywane Co nie jest elementem liczby zapisanej w formacie zmiennoprzecinkowym IEEE 754? podstawa wtorek, 19 stycznia 2016 Strona 13 z 14
moduł (mantysa) wykładnik Najmniejszą jednostką informacji jest: bit bajt słowo 1 bajt to: 1 bit 8 bitów 16 bitów wtorek, 19 stycznia 2016 Strona 14 z 14