dr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia i ich zastosowań w przemyśle" POKL

Transkrypt

1 Architektura komputerów wprowadzenie materiał do wykładu 3/3 dr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia na Politechnice Poznańskiej w zakresie technologii informatycznych i ich zastosowań w przemyśle" POKL /10

2 Model funkcjonalny komputera Środowisko użytkowe źródło i miejsce przeznaczenia danych Urządzenie do przemieszczania danych Urządzenie sterujące Urządzenie do przechowywania danych Urządzenie do przetwarzania danych

3 Operacje realizowane przez komputer przemieszczanie przemieszczanie sterowanie sterowanie pamięć przetwarzanie pamięć przetwarzanie przemieszczanie przemieszczanie sterowanie sterowanie pamięć przetwarzanie pamięć przetwarzanie

4 Struktura komputera Urządzenia peryferyjne Komputer komputer Pamięć wejście- główna wyjście Połączenia systemowe pamięć przetwarzanie Linie i komunikacyjne Jednostka centralna

5 Cztery główne składniki procesora komputer Jednostka centralna Jednostka rejestry arytmetyczno -logiczna Połączenia wewnętrzne wejściewyjście Połączenia systemowe Jednostka centralna Pamięć główna Jednostka sterująca

6 Jednostka sterująca procesor rejestry ALU magistrale Układy logiczne szeregowania Jednostka sterująca Rejestry i dekodery jednostki sterującej Jednostka sterująca Pamięć sterująca

7 Zespoły komputera Address Bus CPU D aa ta Bus Control Bus MEMORY PROGRAM CO DE PROGRAM DA TA PERIPHERIAL UNITS

8 Architektury von Neumann i Harward

9 Cykl rozkazowy

10 LR (PC) licznik rozkazów RR (IR) rejestr rozkazu PROCESOR PAMIĘĆ LR Zespół rejestrów RR adres pamięci wynik ALU operacji sygnały sterujące dekoder Adres n 8 bitów Urządzenia zewnętrzne

11 Cykle Cykl rozkazowy Cykl maszynowy 1 Cykl maszynowy 2 Cykl maszynowy 3 Impulsy taktujące 0T 1T 2T 3T 4T 5T 6T 7T 8T 9T 10T Cykl zegarowy Etap pobrania oraz Etap pobrania adresu Etap wczytania dekodowania rozkazu urządzenia wejścia danych

12 Architektura bezpotokowa i potokowa Instrukcja 1 Instrukcja 2 Instrukcja 3 Instrukcja 4 Instrukcja 1 Instrukcja 2 Instrukcja 3 Instrukcja 4 Instrukcja 5 Instrukcja 6 Instrukcja 7 t t

13 Potok - pipeline Cykl 1 Cykl 2 Cykl 3 Cykl 4 Cykl 5 Cykl 6 Cykl 7 Cykl 8 IF Ins.1 Ins.2 Ins.3 DE Ins.1 Ins.2 Ins.3 ARG Ins.1 Ins.2 Ins.3 RD Ins.1 Ins.2 Ins.3 EX Ins.1 Ins.2 Ins.3 WB Ins.1 Ins.2 Ins.3 Stopnie potoku

14 Prosty przykładowy procesor

15 Adresowanie zawartością wskaźnika rozkazów

16 pointer addressing

17 immediate addressing

18 direct addressing

19 Formaty rozkazów 0 B 1 C 2 D 3 E 4 H 5 L 6 M(HL) 7 A 00 d n al ah 0 STA 1 LDA MVI C,152D M(a):=A A:=M(a)

20 Znaczniki stanu

21 stos al ah

22 Zadanie 1 Zapisać w pamięci RAM od adresu 0000H 3 bajty rozkazu CALL 01ABH. Jaki rozkaz powinien poprzedzać CALL? Ile cykli maszynowych ma rozkaz CALL? Adres Wartość Mnemonik 0000h 31h LXI SP, 0400h 0001h 0002h 00h 04h 0003h CDh CALL 01ABh 0004h 0005h ABh 01h

23 Zadanie 2 Adres Wartość Mnemonik 0000h 31h LXI SP, 1000h 0001h 00h 0002h 10h 0003h FFh RST h F7h RST h EFh RST h E7h RST h 76h HLT 0020h C9h RET 0028h C9h RET 0030h C9h RET 0038h C9h RET Adres= 8*n Np. dla RST 7 8*7=56D=38H

24 Zadanie 3 i 4 Adres Wartość Mnemonik 0000h 31h LXI SP, 1000h adres mnemonika 0001h 0002h 00h 10h 0003h FBh EI 0004h C3h JMP 0003h 0005h 0006h 03h 00h 0038h C9h RET LXI SP 400H EI 0004 HALT 0005 JMP INR A 0039 STA 80H 0042 RET

25 Taksonomia Flynn-a Jeden Wiele strumień danych strumienie danych Jeden strumień SISD SIMD instrukcji Wiele strumieni instrukcji MISD MIMD

26 Komputer macierzowy Jednostka EP EP EP EP Sterująca (CPU) EP EP EP Pamięć EP EP Procesor macierzowy

27 Komputer wektorowy Potokowa jednostka wektorowa Pamięć Procesor skalarny Potokowa jednostka wektorowa Jednostka Sterująca Potokowa jednostka wektorowa Procesor wektorowy

28 Połączenia w architekturach wieloprocesorowych (statyczne) Każdy z każdym Gwiazda i drzewo Pierścień Krata i krata zapętlona Hipersześcian

29 Połączenia w architekturach wieloprocesorowych (dynamiczne) M1 M2 M3 M4 M1 M2 M3 M4 P1 P2 Magistrala P1 P2 P3 P4 P3 P1 M1 P4 Przełącznica krzyżowa P2 P3 M2 M3 P4 M4 Przełącznik

30 Komputery wieloprocesorowe i Memory Memory Memory Memory CPU CPU CPU CPU Komunik kacja mię ędzy proc cesoram Memory CPU CPU CPU CPU Pamięć rozproszona Pamięć współdzielona

31 Dziękuję za uwagę