Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski

Transkrypt

1 Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski

2 Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy wewnętrzna szyna adresowa 2

3 Układ sterowania magistrala danych wskaźnik stosu rejestr rozkazów dekoder rozkazów licznik programu rejestry indeksowe rejestry ogólnego przeznaczenia lub pamięć rejestr adresowy układ obsługi sytuacji wyjątkowych generator sygnałów sterujących magistrala sterująca magistrala adresowa 3

4 przykład sterowania - ochrona licznika programu PC R W SP RA PC R magistrala danych magistrala adresowa PC SP+1 SP - wskaźnik stosu PC R - odczyt licznika programu SP RA - wystawienie wskaźnika stosu na magistralę adresową R W - zapis magistrali danych do komórki pamięci, który znajduje się na magistrali adresowej 4

5 przykład sterowania - przesłanie pomiędzy rejestrami ogólnego przeznaczenia R WD R WS magistrala danych magistrala adresowa R1 R2 R WD/S - zapis adresu rejestru przeznaczenia / źródła R1/2 - nazwa (numer) rejestru źródła / przeznaczenia 5

6 Cykl wykonywania instrukcji pobranie kodu instrukcji dekodowanie instrukcji odczyt argumentów wykonanie instrukcji zapisanie wyniku pobranie kodu instrukcji dekodowanie instrukcji wykonanie instrukcji zapisanie wyniku pobranie kodu instrukcji dekodowanie instrukcji odczyt argumentów wykonanie instrukcji pobranie kodu instrukcji dekodowanie instrukcji wykonanie instrukcji 6

7 przetwarzanie sekwencyjne F D R E W F D E F F D E W F D R E przetwarzanie potokowe F D R E W F D E F F D E W F D R E F - pobranie kodu instrukcji D - dekodowanie instrukcji R - odczyt argumentów E - wykonanie instrukcji W - zapisanie wyniku - oczekiwanie 7

8 procesor standardowy procesor fizyczny procesor logiczny UW1 UW2 UW3 UW1/2/3 - układy wykonawcze procesor wielowątkowy -technologia HT (ang. Hyper-Threading) procesor fizyczny procesor logiczny UW1 UW2 UW3 8

9 procesor dwurdzeniowy procesor fizyczny procesor logiczny UW1 UW2 UW3 UW4 UW5 UW6 9

10 procesor dwurdzeniowy z technologią HT procesor fizyczny procesor logiczny UW1 UW2 UW3 UW4 UW5 UW6 10

11 Magistrale standard INTELA WR zapis CS OE odczyt D D 0 D 1 A A 0 A 1 R = D 0 = M[A 0 ] - odczyt M[A 1 ] = D 1 - zapis 11

12 Magistrale standard MOTOROLI E odczyt zapis R/W D A 12

13 Magistrale magistrala synchroniczna (INTEL) CLK odczyt zapis WR CS OE D A 13

14 Układy wejścia wyjścia R LED VCC R P D 0 D 0 Q D C Q D C IN OE OUT IN OE OUT D A C dekoder adresów 14

15 Pamięć A n 1 A k 1 A 0 A 0 D m 1 D m 1 D D 0 OE WR CS D 0 OE WR CS A C dekoder adresów 15

16 Dekoder adresów A A z 1 C A n+1 A n OE WR CS OE1 OE2 WR1 WR2 CS1 CS2 16

17 Mapa pamięci stos pamięć danych pamięć programu zasoby zewnętrzne wektory przerwań rejestry indeksowe układy wejścia wyjścia rejestry ogólnego przeznaczenia zasoby wewnętrzne 17

18 Architektury mikroprocesorów według typu mapy pamięci architektura Von-Neumana 0x7ffff pamięć programu 0x x4ffff pamięć danych 0x00000 b m 1 b 0 18

19 Architektury mikroprocesorów według typu mapy pamięci architektura harwardzka 0xffff 0x4ffff pamięć programu pamięć danych 0x0000 b n 1 b 0 0x00000 b m 1 b 0 19

20 Pamięć kieszeniowa - CACHE jednostka wykonawcza rejestry robocze jednostki wykonawczej 1 ns 32 B pamięć CACHE pierwszego poziomu pamięć CACHE drugiego poziomu pamięć RAM 16 kb 256 kb 4 GB (128 MB) 5 ns 20 ns 60 ns 320 GB (160 GB) 10 ms pamięć CACHE pamięci stałej pamięć stała (dysk twardy, CDROM) 20

21 procesor dwurdzeniowy rdzeń pierwszy rdzeń drugi pamięć CACHE pierwszego poziomu pamięć CACHE pierwszego poziomu pamięć CACHE drugiego poziomu 21

22 Przerwania skok skok skok instrukcja instrukcja instrukcja przerwanie instrukcja instrukcja instrukcja instrukcja powrót podprogramy obsługi przerwań kod przerwanego programu pełny kod podprogramu obsługi przerwania 22

23 Segmentacja pamięci pamięć segment danych segment stosu segment programu segment dodatkowy rejestr segmentu danych rejestr segmentu stosu rejestr segmentu programu rejestr segmentu dodatkowego przesunięcie adres efektywny adres fizyczny 23

24 Tryb Chroniony MMU (ang. Memory Management Unit) - układ zarządzania pamięcią mikroprocesor adres wirtualny adres fizyczny jednostka centralna sygnały sterujące układ zarządzania pamięcią dane sygnały sterujące pamięć fizyczna 24

25 wyznaczanie adresu fizycznego selektor rejestr segmentowy pamięć fizyczna adres efektywny adres fizyczny deskryptor segmentu tablica deskryptorów adres bazowy rozszerzenie rejestru segmentowego dana segment danych deskryptor segmentu 25

26 przełączanie zadań zadanie 1 zadanie 2 rozkaz rozkaz wywołanie rozkaz rozkaz stan rejestrów procesora segment stanu zadania 1 stan rejestrów procesora segment stanu zadania 2 rozkaz rozkaz powrót rozkaz stan rejestrów procesora stan rejestrów procesora segment deskryptorów selektor zadania deskryptor zadania 1 deskryptor zadania 2 segment deskryptorów zadań 26