15 lutego 2009 Pamięci 1

15 lutego 2009 Pamięci 1

Schmitt Trigger 15 lutego 2009 Pamięci 2

The Schmitt Trigger A Schmitt trigger is a device with two important properties: 1. V in The voltage-transfer characteristic of the device displays different switching thresholds for positive- and negative-going going input signals. V Out V M- V M+ V in 15 lutego 2009 Pamięci 3

Switching Threshold V M 15 lutego 2009 Pamięci 4

The Schmitt Trigger 2. It responds to a slowly changing input waveform with a fast transition time at the output. V in V Out V M+ V M- t o t t o t 15 lutego 2009 Pamięci 5

Positive Feedback in Bistable Circuits V V V V i1 o1 i2 o2 V o1 15 lutego 2009 Pamięci 6

Positive Feedback in Bistable Circuits V V V V i1 o1 i2 o2 15 lutego 2009 Pamięci 7

The Schmitt Trigger V In V Out High switch threshold for the low-to to-high Low switch threshold for the high-to to-low V M+ V M- Fast transition time 15 lutego 2009 Pamięci 8

Pamięci 15 lutego 2009 Pamięci 9

Najprostszymi układami mającymi własnow asności pamiętania sąs przerzutniki. Funkcję prostych pamięci mogą spełnia niać również rejestry i liczniki. Pamięci sąs to specjalne układy komórek pozwalające na pamiętanie k- słów o długod ugości n-bitów.. (Pamięć o pojemności k x n) Zespół wszystkich komórek pamięciowych danego układu tworzy matrycę pamięciow ciową. Poziome paski matrycy nazywamy wierszami (liniami słowa) s a pionowe kolmnami (liniami bitu). 15 lutego 2009 Pamięci 10

Każde przecięcie cie wiersza z kolumną wyznacza jedną komórk rkę pamięciow ciową matrycy. Aby umożliwi liwić zapis i odczyt stanu określonej komórki, należy y zaadresować odpowiednią linię słowa i linię bitu. Adres wiersza Dekoder adresowy wierszy Adres kolumny Dekoder adresowy kolumn Linia danych 15 lutego 2009 Pamięci 11

Rodzaje pamięci: Pamięci ROM RAM PROM EPROM EEPROM Flash EEPROM SRAM DRAM 15 lutego 2009 Pamięci 12

RAM 15 lutego 2009 Pamięci 13

Pamięci RAM (Random Access Memory pamięci o swobodnym dostępie) umożliwiaj liwiają zarówno szybki zapis jak i szybki odczyt danych do/z pamięci Komórki pamięciowe mogą być wielotranzystorowe (SRAM) lub jednotranzystorowe (DRAM) 15 lutego 2009 Pamięci 14

SRAM 15 lutego 2009 Pamięci 15

RAM Memory Memory Cell 15 lutego 2009 Pamięci 16

Data RAM Memory notdata Select Memory Cell 8ram 15 lutego 2009 Pamięci 17

RAM Memory Write Cycle Data notdata Select 15 lutego 2009 Pamięci 18

RAM Memory Read Cycle Data notdata Select 15 lutego 2009 Pamięci 19

RAM Array Line n Line n+1 Line n+2 Line n+3 Kolumn n Kolumn n+1 Kolumn n+2 15 lutego 2009 Pamięci 20

RAM Line (word) Decoder LineAdr1 LineAdr0 LA L0 L1 L2 L3 00 1 0 0 0 01 0 1 0 0 10 0 0 1 0 11 0 0 0 1 15 lutego 2009 Pamięci 8RAMadr 21

RAM Column (bit) Decoder ColAdr1 Col0 Data ndata Data ndata Data ndata Data ndata Col0 Col1 Col2 Col3 Col1 ColAdr0 Col2 Col3 ColAdrr 0 1 Col0 Col1 Col2 Col3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 15 lutego 2009 Pamięci 22

ColAdr1 RAM Write Data Data notdata ColAdr0 Column Selection Write Data 3st 3st 15 lutego 2009 Pamięci 23

RAM Array Circuit LineA LineA ColA ColA Write Data 3st 3st 15 lutego 2009 Pamięci 24

DRAM 15 lutego 2009 Pamięci 25

Komórka pamięci DRAM zbudowana jest z jednego tranzystora i pojemności. Dlatego pamięć DRAM charakteryzuje się: najmniejszą powierzchnią komórki najmniejszą stratą mocy najmniejszym kosztem Linia bitu Linia słowas C cell Komórka pamięci DRAM 15 lutego 2009 Pamięci 26

Pojemność jest rzędu 30-50 ff i składaj adają się na nią pojemności pasożytnicze złąz łącza źródła a oraz pojemność dedykowana. Tranzystor MOS stanowi przełą łącznik łącz czący cy lub odłą łączający cy kondensator C cell od linii bitu zależnie od stanu linii słowa. s Pamiętanie bitu informacji wynika z dwóch stanów ładunku zmagazynowanego w kondensatorze: stanu naładowania adowania i stanu neutralnego. Stany te reprezentują odpowiednio 1 i 0. Naładowany adowany kondensator ulega stopniowemu rozładowaniu wskutek nieuniknionych upływno ywności. Aby nie dopuści cić do rozładowania kondensatora i tym samym przejściu stanu 1 w stan 0 ładunek musi być co jakiś czas (kilkanaście milisekund) regenerowany w procesie odświe wieżania. Linia bitu Linia słowas D S C cell Komórka pamięci DRAM 15 lutego 2009 Pamięci 27

Pojemność jest rzędu 30-50 ff i składaj adają się na nią pojemności pasożytnicze złąz łącza źródła a oraz pojemność dedykowana. Tranzystor MOS stanowi przełą łącznik łącz czący cy lub odłą łączający cy kondensator C cell od linii bitu zależnie od stanu linii słowa. s Linia bitu Linia słowas D S C cell Linia bitu Linia słowas D S C o C j U DD C cell = C o +C j C L 15 lutego 2009 Pamięci 28

DRAM Memory Data Select A typical capacitance value C cell for DRAM arrays is 30fF. C cell Memory Cell The source area of the MOS is enlarged to increase the parasitic junction capacitance. 15 lutego 2009 Pamięci 29

Odkrywcą koncepcji komórek dynamicznych był R. Dennard w roku 1968. W komórce zastosowano metalowe elektrody bramki i górnej g okładki kondensatora C o. Drugą okładk adkę stanowi część domieszkowana obszaru n + źródła a tranzystora. U DD n + n + Linia słowas Linia bitu D S C o C j U DD 15 lutego 2009 Pamięci 30 C L

DRAM Memory Data Select 2 nd Polysilicon Memory Cell Second polysilicon layer creates big capacitance to source. The total size of memory cell could be significantly reduced. 15 lutego 2009 Pamięci 31

Innym rozwiązanie zanie jest struktura Kosonocky ego ego,, gdzie dolną okładk adkę stanowi warstwa inwersyjna. Jest ona tworzona przez przyłą łączenie do górnej g okładki wysokiego napięcia U DD tj. powyżej napięcia progowego. Stan nietrwały y 1 odpowiada zmniejszeniu napięcia na kondensatorze (czyli zmniejszeniu ładunku) U DD n + n + Linia słowas Linia bitu D S C o C j U DD 15 lutego 2009 Pamięci 32 C L

DRAM Memory Topology Cross-section section Layout 15 lutego 2009 Pamięci 33

Charakterystycznym zjawiskiem dla pamięci DRAM jest występowanie błęb łędów w powodowanych przez rozpad cząsteczek α. Cząsteczki α są emitowane w wyniku rozpadów w radioaktywnych (np( się w typowych materiałach ach stosowanych na obudowy).. BłąB łąd d pamięci może e pojawić się,, gdy tor cząstki przecina strukturę kondensatora. Przy przelocie cząstki tworzą się pary el-dz dz., które mogą być zbierane w obszarze zubożenia, co zwiększa napięcie kondensatora. i toru, których śladowe ilości znajdują si np.. uranu U DD n + n + Linia słowas Linia bitu D S C o C j U DD 15 lutego 2009 Pamięci 34 C L

DRAM Memory Topology 15 lutego 2009 Pamięci 35

DRAM Memory Array Bit Lines Word lines 15 lutego 2009 Pamięci 36

DRAM Memory Array 15 lutego 2009 Pamięci 37

ROM 15 lutego 2009 Pamięci 38

ROM ROM (Read( only Memory) ) sąs pamięciami stałymi, które sąs programowane jednorazowo maską w czasie procesu technologicznego. Pamięci ROM sąs najtańszymi, nieulotnymi pamięciami półprzewodnikowymi. p przewodnikowymi. Budowa komórek pamięci ROM jest bardzo prosta, ponieważ stany logiczne tych komórek sąs trwałe. Po zaadresowaniu komórki (na linii słowa) stan komórki jest przenoszony na linię bitu. Linie słowa s sąs sterowanie dekoderem adresu słowa, s a linie bitu sąs wybierane przez multipleksery sterowane adresem kolumn. 15 lutego 2009 Pamięci 39

ROM (Read( only Memory) ) może e być zbudowana z komórek zawierających pojedynczą diodę.. Wadą komórki jest mała a szybkość działania, ania, ponieważ przy zmianie poziomu linii słowa s z L na H wyjście dekodera musi ładować pojemność pasożytnicz ytniczą C L na wszystkich liniach bitu (z 1) Linia słowa s A ROM Linia słowa s B Linia bitu D Linia bitu C Linia bitu B Linia bitu A Linia słowa s C C L C L C L C L 15 lutego 2009 Pamięci 40

ROM ROM (Read( only Memory) ) może e być zbudowana z komórek zawierających tranzystor MOS. U DD Linia słowa s A Linia słowa s B Linia bitu D Linia bitu C Linia bitu B Linia bitu A Linia słowa s C C L C L C L C L 15 lutego 2009 Pamięci 41

ROM ROM (Read( only Memory) ) z komórkami MOS pozwalają na budowę symetrycznej matrycy pamięciowej. Programowanie pamięci następuje przez selektywne wytwarzanie tranzystorów w MOS w odpowiednich komórkach, czyli wytwarzanie bramek tranzystorów w na cienkiej warstwie tlenku. W tych miejscach gdzie tranzystory y nie powinny być wytworzono zostawia się pod bramką gruby tlenek. U DD Linia słowa s A Linia słowa s B Linia bitu D Linia bitu C Linia bitu B Linia bitu A Linia słowa s C C L C L C L C L 15 lutego 2009 Pamięci 42

ROM ROM (Read( only Memory) ) z komórkami MOS pozwalają na budowę symetrycznej matrycy pamięciowej. Programowanie pamięci następuje przez selektywne wytwarzanie tranzystorów w MOS w odpowiednich komórkach, czyli wytwarzanie bramek tranzystorów w na cienkiej warstwie tlenku. W tych miejscach gdzie tranzystory y nie powinny być wytworzono zostawia się pod bramką gruby tlenek. U DD Linia słowa s A Dyfuzja n + 15 lutego 2009 Pamięci 43

ROM ROM (Read( only Memory) ) z komórkami MOS pozwalają na budowę symetrycznej matrycy pamięciowej. Programowanie pamięci następuje przez selektywne wytwarzanie tranzystorów w MOS w odpowiednich komórkach, czyli wytwarzanie bramek tranzystorów w na cienkiej warstwie tlenku. W tych miejscach gdzie tranzystory y nie powinny być wytworzono zostawia się pod bramką gruby tlenek. U DD Linia słowa s A n + n + n + n + n + n + n + n + 15 lutego 2009 Pamięci 44

PROM 15 lutego 2009 Pamięci 45

PROM PROM (Programmable( Read only Memory) ) mogą być swobodnie programowane przez konstruktora. SąS wytwarzane seryjnie jako czyste,, czyli pełne zer lub jedynek. Programowanie polega na wprowadzeniu zmian w wybranych komórkach pamięci, czyli na selektywnym przepalaniu połą łączeń bezpiecznikowych wykonanych w postaci przewęż ężonych ścieżek ek polikrzemowych lub rezystorów w nichromowych. Linia słowa s A Linia słowa s B Linia bitu D Linia bitu C Linia bitu B Linia bitu A Linia słowa s C C L C L C L C L 15 lutego 2009 Pamięci 46

EPROM 15 lutego 2009 Pamięci 47

EPROM EPROM (Erasable Programmable Read Only Memory) ) umożliwiaj liwiają wielokrotne programowanie i kasowanie zawartości. Komórk rkę pamięciow ciową układu EPROM stanowi tranzystor, w którym wykorzystuje się zjawisko trwałego magazynowania ładunku w podbramkowej warstwie dielektrycznej, wprowadzonego przez wymuszenie napięciowe. Zjawisko takie występuje w strukturach z polaryzowalnym dielektrykiem, takim jak azotek krzemu (MNOS). Najbardziej znaną strukturą jest FAMOS (Floating( gate Avalanche-injected MOS) zwaną strukturą swobodnej bramki. Linia słowa s A S Linia bitu A Bramka sterująca n + n + Bramka swobodna 15 lutego 2009 Pamięci 48

EPROM Programowanie następuje przy ustaleniu wystarczająco co dużych napięć dodatnich na bramce sterującej i drenie. Wówczas W elektrony w obszarze zubożonym onym sąs przyspieszane w kierunku największego natęż ężenia pola znajdującego się w okolicy drenu. Przy natęż ężeniu pola > 10 5 V/cm elektrony mają tak dużą energię, że e sąs w stanie pokonać barierę potencjału u Si/SiO 2 (3.2 ev) ) między podłożem a cienkim dielektrykiem pod swobodną bramką.. Bramka swobodna łapie elektrony, które nie mogą jej już opuści cić.. W ten sposób b swobodna bramka ładuje się ujemnie do napięcia ΔU T = -Q FG /C gdzie C jest pojemności cią między bramką swobodną i bramką sterującą. Linia słowa s A 25V Bramka sterująca Bramka swobodna S Linia bitu A S n + - -- - n + D 15 lutego 2009 Pamięci 49

EPROM Po zaprogramowaniu napięcie odcięcia cia U T tranzystora zwiększa się o ΔU T i stan bramki nie zmienia się po przyłożeniu napięcia 1 na bramkę sterującą I D ΔU T Odczyt 1 Odczyt 0 1 U GS 15 lutego 2009 Pamięci 50

EPROM Kasowanie zawartości komórki jest jednoznaczne z kasowaniem całej pamięci EPROM i polega na naświetleniu pamięci źródłem promieniowania nadfioletowego (4.9 ev). Ulotność pamięci EPROM jest niezwykle mała a ( 10( -4 % w czasie 10 lat) 0V Bramka sterująca Bramka swobodna S - - - - D n + n + 15 lutego 2009 Pamięci 51

EEPROM EEPROM (Electrically( Erasable Programmable Read Only Memory) ) umożliwiaj liwiają wielokrotne programowanie i kasowanie zawartości podobnie jak EPROM, ale kasowanie może e być selektywne. Komórk rkę pamięciow ciową układu EPROM stanowi tranzystor, w którym wykorzystuje się zjawisko trwałego magazynowania ładunku w podbramkowej warstwie dielektrycznej, wprowadzonego przez wymuszenie napięciowe. Przykładem może e być struktura FLOTOX (Floating( Gate Tunnel Oxide), która charakteryzuje się bardzo cienką warstwą tlenku ponad drenem, która umożliwia przepływ elektronów w w procesie tunelowania z drenu do bramki swobodnej Linia słowa s A S Linia bitu A Bramka sterująca n + n + Bramka swobodna 15 lutego 2009 Pamięci 52

EEPROM Przy U G > 0 i U D = 0 bramka swobodna jest sprzęż ężona pojemnościowo z dodatnim potencjałem em bramki sterującej i elektrony sąs do niej przyciągane z drenu. Z kolei przy U G = 0 i U D > 0 następuje rozładowanie swobodnej bramki. W pierwszym przypadku otrzymuje się zwiększenie napięcia progowego tranzystora U T ( w praktyce do ok. 10V), w drugim zmniejszenie U T poniżej 0V, tak, że e otrzymuje się tranzystor z kanałem zubożanym. Wartości tych napięć zależą od długod ugości procesów programowania. Linia słowa s A S Linia bitu A U G = 20V Bramka sterująca n + - - n + - - U D = 0V S D Bramka swobodna 15 lutego 2009 Pamięci 53

EEPROM Przy U G > 0 i U D = 0 bramka swobodna jest sprzęż ężona pojemnościowo z dodatnim potencjałem em bramki sterującej i elektrony sąs do niej przyciągane z drenu. Z kolei przy U G = 0 i U D > 0 następuje rozładowanie swobodnej bramki. W pierwszym przypadku otrzymuje się zwiększenie napięcia progowego tranzystora U T ( w praktyce do ok. 10V), w drugim zmniejszenie U T poniżej 0V, tak, że e otrzymuje się tranzystor z kanałem zubożanym. Wartości tych napięć zależą od długod ugości procesów programowania. Linia słowa s A U G = 0V Bramka sterująca Bramka swobodna S Linia bitu A - - - - n + n + U D = 20V S D 15 lutego 2009 Pamięci 54

EEPROM Jednobitowe komórki pamięci EEPROM tworzy się przez połą łączenie tranzystora FLOTOX z normalnym tranzystorem MOS Linia słowa s 20V Linia bitu 0V 20V +18V - Zapis 0 0V - Utrzymanie 1 Linia programowania 20V 0V - - - S S - - - S Rozładowanie bramki Kasowanie (ustalanie 1) Selektywny zapis 0 15 lutego 2009 Pamięci 55

Flash EEPROM 15 lutego 2009 Pamięci 56

Flash PROM Pamięci Flash PROM sąs specyficzną odmianą pamięci EEPROM charakteryzujących cych się błyskawicznym kasowaniem zawartości bloków w lub całej pamięci (1ms) w porównaniu z kasowaniem zawartości EEPROM bit po bicie (ok. 15 min). Wymiar komórki Flash jest ok. 5μm 5 m podczas gdy komórka EEPROM ma rozmiar ok. 50μm Przykładem flash EEPROM może e być struktura ETOX (EPROM with Tunnel Oxide) Programowanie realizowane jest przez wstrzykiwanie gorących elektronów w (jak w EPROM) przy napięciu na bramce i drenie +12V. Kasowanie jest wykonywane w procesie tunelowym (jak w EEPROM) przy napięciu na bramce 0V i źródle +5V. Bramka sterująca Bramka swobodna LS A S Linia bitu A S Linia bitu B n + n + LS B S D S S 15 lutego 2009 Pamięci 57