Architektura systemu komputerowego

Transkrypt

1 Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami peryferyjnymi. 5. Przykładowy system mikroprocesorowy. 6. Architektura procesorów 32-bitowych na przykładzie układów Freescale 68k/ColdFire. 7. Architektura mikrokontrolerów 8-bitowych. 1

2 Architektura systemu komputerowego Architektura polega na ścisłym podziale komputera na trzy podstawowe części: procesor, pamięć (zawierająca dane oraz program), urządzenia wejścia/wyjścia (I/O). PAMIĘĆ PODSTAWOWA URZĄDZENIA ZEWNĘTRZ. PROCESOR 2

3 Współpraca procesora z pamięcią zewnętrzną (1) Magistrala adresowa ROM Pamięć programu Magistrala danych Sygnały sterujące CS, OE FLASH, SRAM, DRAM RAM Mikroprocesor Pamięć danych CS, OE WR FLASH, SRAM, DRAM 3

4 Współpraca procesora z pamięcią zewnętrzną (2) ColdFire magistrala wewnętrzna sterownik DRAM SDRAM / DDR sterownik magistrali zewnętrznej SRAM moduł chip select FLASH / EEPROM 4

5 Podział pamięci 5

6 Hierarchia pamięci (1) 6

7 Hierarchia pamięci (2) Processor Control Size: ~1 ns ~100 B On-Chip Cache Speed: Registers Datapath Second Level Cache (SRAM) ~10 ns-100 ns ~kb-mb Main Memory (DRAM) ~100 ns ~MB Tera 10^12 => TB Peta 10^15 => PB Exa 10^18 => EB Secondary Storage (Disk) Tertiary Storage (Tape) ~10 ms ~10 sec ~GB ~TB 7

8 Pamięci tylko do odczytu (Read Only Memory) 8

9 Pamięci stałe ROM w systemach mikroprocesorowych Pamięci ROM wykorzystuje się do: Przechowywania programu, Budowy dekoderów adresowych Przechowywania stałych (parametrów) Przechowywania ustawień systemowych Realizacji funkcji nieliniowych, trygonometrycznych, itp., (np. tablicowanie) 9

10 Pamięć stała (1) PROM 8x1 bit 10

11 Pamięć stała (2) A0-A19-1MB D0-D7 11

12 Pamięć EPROM 12

13 Pamięci EPROM 13

14 Pamięci EPROM / SRAM +12 V +5 V EPROM SRAM 14

15 Odczyt danej z pamięci EPROM 15

16 Pamięci EPROM <=> EEPROM ~100 nm +25 V + 16V GND Elektrony gorące: 10^5 V/cm Programowanie = wpisanie zer do komórek pamięci Pamięć EEPROM Kasowanie Programowanie 16

17 Pamięć EEPROM VCC=VPP=5 V Matryca pamięci 17

18 EEPROM 28C64A 18

19 Odczyt pamięci EEPROM 19

20 Zapis pamięci EEPROM 20

21 2 Pamięć EEPROM z interfejsem I C Niewielka pamięć z interfejsem szeregowym 8k x 8 = 64 kb 21

22 Pamięci EPROM <=> FLASH ~100 nm +25 V ~10 nm + 16V GND Elektrony gorące: 10^5 V/cm Programowanie = wpisanie zer do komórek pamięci Kasowanie Programowanie 22

23 Pamięci FLASH (1) Zalety: Możliwość szybkiego kasowania sektorów (bloków) pamięci, Duża pojemność pamięci (jednotranzystorowe komórki), Niskie napięcie zasilania (3,3 V, 5 V), Niewielki czas odczytu danych (~10 ns). Niewielkie rozmiary, Duża odporność na wstrząsy, Mały pobór energii. Wady: Brak możliwości kasowania pojedynczych bajtów. 23

24 Pamięci FLASH (2) 24

25 Kasowanie zawartości pamięci 25

26 Dołacze 26

27 Pamięci o dostępie swobodnym (Random Access Memory) 27

28 Schemat blokowy pamięci SRAM 28

29 Komórka pamięci statycznej

30 Matryca pamięci statycznej 30

31 Pamięci SRAM Zalety: Szybki czas zapisu oraz odczytu (~10 ns), Niskie napięcie zasilania (~1.2V - 5 V), Niewielkie rozmiary, Mały pobór energii. Wady: Stosunkowo niewielkie pojemności pamięci (< 4 MB), Wysoka cena pamięci. 31

32 Pamięci statyczne 32

33 Pamięci dynamiczne DRAM Dane A19-A10 A9-A0 33

34 Komórka pamięci dynamicznej Kontakty aluminiowe Tranzystor MOS Zewnętrzna okładka kondensatora Izolator Wewnętrzna okładka Kondensator kondensatora Czas odświeżania: 4 16 ms 34

35 Pamięć DRAM 1 Mx4 35

36 Pamięci 32-bitowe 36

37 VAX 8600 memory board 37

38 Pamięci dynamiczne Procesor z dwoma pamięciami SDRAM 38

39 Cykl odczytu z pamięci dynamicznej Cykl odczytu Czas dostępu trac 39

40 Cykl zapisu do pamięci dynamicznej 40

41 Cykl szybkiego stronicowania (odczyt) 41

42 Cykl odświeżania Odświeżanie typu CAS przed RAS Pamięć MCM54400A-60 (1 Mx4): Cykl odświeżania: TR=16 ms, czas dostępu: trac=60 ns, cykl odczytu: trc=110 ns, Czas potrzebny na odświeżenie 1024 wierszy: 1024 * 110 ns = 113 us (0,7 % cyklu TR) 42

43 Współpraca pamięci DRAM z procesorem 68k Address strobe Data strobe Read/Write Zewnętrzny sterownik pamięci DRAM D0-D15 43

44 Transfery danych procesora motorola 44

45 Moduł sterujący pamięcią procesora Motorola ColdFire \CS \BS \TS Dane ColdFire Adres A0-A23 Moduł Chip Select Dane Adres \W/R \WR \TA \OE Pamięć: SRAM, FLASH, urządzenia zewnętrzne \TA Transfer Acknowledge, potwierdzenie transmisji \TS Transfer Strobe, ważne dane oraz adresy na magistralach \TIP Transfer In Progres, utrzymywany w stanie niskim do zakończenia transmisji \TEA Transfer Error, wejście sygnalizacji błędu zewnętrznego 45

46 Rejestry konfiguracyjne Chip Select Address Registers (CSAR0 CSAR6) Chip Select Mask Registers (CSMR0 CSMR6) 46

47 Chip Select Control Registers (CSCR0 CSCR6) 47

48 Cykl odczytu (ColdFire) Narastające zbocze zegara 48

49 Podstawowy cykl zapisu (ColdFire) 49

50 Cykl odczytu z szybkim zakończeniem (ColdFire) Tryb z szybkim zakończeniem nie może zostać użyty podczas wewnętrznej terminacji. 50

51 Cykl zapisu burst ( ) (ColdFire) Cykle zapisu i odczytu wykorzystywane podczas transmisji DMA oraz operacji na pamięci podręcznej. 51

52 Sterownik pamięci dynamicznej Obsługa dwóch pamięci dynamicznych SDRAM MCF528x (MCF520x/MCF527x pamięci DDR) Programowalne linie SRAS, SCAS oraz czas odświeżania Obsługa pamięci 8, 16, 32 bitowych 52

53 Transmisja zapisu do pamięci SDRAM Transfer typu burst 53

54 Rejestry konfiguracyjne 54

55 Pamięć SDRAM firmy Micron 55

56 Dołączenie pamięci SDRAM Micron 64 Mbit do procesora MCF