UKŁADY CPLD NOWEJ GENERACJI ELEKTRONIKA CYFROWA
|
|
- Antonina Krawczyk
- 8 lat temu
- Przeglądów:
Transkrypt
1 UKŁADY CLD NOWEJ GENERACJ ELEKRONKA CYFROWA 2005 Krzysztof Jasiński
2 rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 2
3 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy 2xosiągi 4 x pojemność Nieulotne, nstant-on Zasilanie: 3.3-, 2.5- & 1.8-V rzełom w technologii zmienia rynek W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 3
4 Zalety MAX 1/2 ceny rodukty konsumenckie 4x 4x złożoność Urządzenia komunikacyjne 1/10 mocy 2x osiągi Urządzenia z zasilaniem bateryjnym Urządzenia W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński komputerowe 4
5 Rynek układów CLD Udzia ł w rynku w % 45% 40% 35% 30% 25% 20% 15% 10% 5% 0% MAX najlepszy na rynku CLD Altera Lattice Xilinx Cypress Niskie ceny 2000: MAX 3000A Wysoka wydajność 1998: MAX 7000A Atmel S JAG 1996: MAX 7000S Other Źródło: Altera Estimate 2003 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 5
6 Definicja produktu to połowa sukcesu Określenie podstawowych aplikacji na ważnych rynkach Lista wymagań użytkowników? Zdefiniowanie architektury nformacje od ponad 500 inżynierów W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 6
7 Zrozumienie istoty aplikacji analiza potrzeb użytkownika nterfejsy konwersji łumaczenie protokołów magistralowych Szeregowo-równoległa konwersja danych Konfiguracja systemu Sterowanie konfiguracją ASC/ASS/FGA Sterownik pamięci Flash Rozszerzenie portów /O Dystrybucja sygnałów sterujących Dekodowanie adresów Sterowanie działaniem LED ower-up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych Generowanie sygnałów System Reset i Chip Select W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 7
8 Wymagania aplikacji Wspólne potrzeby: Niski koszt Nieulotność, Stała gotowość ojedynczy układ Reprogramowalność Ukierunkowane potrzeby nterfejsy konwersji Konfiguracja systemu Rozszerzenie portów /O ower-up Sequencing Szybsze & pojemniejsze amięć FLASH użytkownika Więcej pinów, różne standardy Mała moc i większa gęstość W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 8
9 rzepis na sukces Niezbędne atrybuty Stała gotowość rwałość Reprogramowalność Najniższy koszt Architektura logiczna roces technologiczny Nowe cechy amięć Flash rogramowalność S (on-line) roces Flash 0.18-µm + LU LU Reg Reg Najtańsze układy CLD W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 9
10 Czy układ CLD może zawierać LU? Zmiana podejścia! otrzeby użytkownika CLD: Stała gotowość Niski koszt Łatwość użycia rwałość ojedynczy układ otrzeby użytkownika FGA: Duże upakowanie Wysoka fmax Wbudowana SRAM ętla fazowa LLs ntellectual roperty () CLD FGA W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 10
11 Architektura MAX Elementy Logiczne (LEs) Końcówki /O Flash (pamięć konfiguracyjna Kb) JAG & logika sterująca Flash (pamięć użytkownika - 8Kb) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 11
12 Rodzina MAX Układ Elementy Logiczne (LEs) ypowe Komórki (1.3 LE) iny /O ndeksy szybkości Szybkość max. t pd1 (ns) Flash pamięć użytkownika (bity) EM , 4, ,192 EM , 4, ,192 EM1270 1, , 4, ,192 EM2210 2,210 1, , 4, ,192 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 12
13 Obudowy & piny /O MAX Układ 100-in QF mm skok 16 x 16 mm 144-in QF 0.5-mm skok 22 x 22 mm 256-in FBGA mm skok 17 x 17 mm 324-in FBGA 1.0-mm skok 19 x 19 mm EM EM EM EM Oznacza odpowiedniki (zgodne) Uwagi: 1. QF: thin quad flat pack 2. FineLine BGA (1.0-mm skok) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 13
14 Relacje: cena pojemność CLD Względne ceny ypowe układy CLDs (z makrokomórkami) ojedynczy układ Reprogramowalne Nieulotne Konkurencyjne FGA ,024 1,280 Ekwiwalentne makrokomórki 1,700 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 14
15 Dwie najbardziej ekonomiczne rodziny układów: Liczba pinów /O Najniższy koszt na pin /O odobieństwa (obudowy, # pinów) Różnice (pojemności) Najniższy koszt na LE Liczba LEs (tys.) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 15
16 MAX - znaczna redukcja powierzchni EM7256AE 256 Makrokomórek 160 /O pinów ispxld Makrokomórek 141 /O pinów EM Komórek (ekwiwalentnych) 160 /O pinów roces 0.3-µm roces 0.18-µm W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 16
17 Struktura połączeń w układach MAX 1. radycyjna architektura CLD ołączenia Globalne Większość opóźnień to logika 2. Architektura MAX ołączenia wiersz kolumna Większość opóźnień to połączenia 1. owierzchnia połączeń wzrasta wykładniczo wraz z liczbą LABów! 2. owierzchnia połączeń wzrasta liniowo wraz z liczbą LABów W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 17
18 Struktura połączeń w układach MAX W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 18
19 obór mocy MAX Moc zyżywana (mw) Częstotliwość działania (MHz) MAX EM7128AE (3.3 V) MAX (3.3 V) MAX G (1.8 V) 90% zmniejszenie zużywanej energii! W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 19
20 Mała moc - główny atrybut CoolRunner Moc (mw) Częstotliwość (MHz) Niski pobór energii + 4 x pojemność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 20
21 Rozkład max. częstotliwości zegara w populacji projektów w CLD (pierwsze wersje projektów) rocent badanych projektów Less than or Equal to 30 MHz 31 MHz to 60 MHz 60 MHz to 100 MHz 101 MHz to 140 MHz Częstotliwość zegara 141 MHz to 250 MHz More than 250 MHz Źródło: Gartner Dataquest (March 2004) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 21
22 Wzgl. wskaźnik f MAX orównanie osiągów: MAX vs. CoolRunner- rzewaga MAX rzewaga CoolRunner- opulacja projektów MAX jest 50% szybszy niż CoolRunner- W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 22
23 orównanie osiągów: MAX vs. ispxld 5.0 Relative f MAX Ratio rzewaga MAX opulacja projektów rzewaga ispxld MAX jest 80% szybszy niż ispxld W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 23
24 orównanie rodzin: MAX & MAX arametry MAX MAX roces echnologiczny 0.3-um EEROM 0.18-um Flash Architektura Logiczna roduct erm Look-Up able (LU) Zakres pojemności makrokomórek makrokomórek (240 to 2,210 LEs) Architektura połączeń Globalna Wiersze & kolumny amięć Flash (On-Chip) brak 8 Kbits (!) Max. # pinów użyt. /O Napięcie zasilania 5.0V, 3.3V, 2.5V 3.3V / 2.5V, 1.8V Napięcie buforów /O 5.0V, 3.3V, 2.5V, 1.8V 3.3V, 2.5V, 1.8V, 1.5V Sieć zegarów globalnych 2 na układ 4 na układ Output Enables (OEs) 6 do 10 na układ 1 na pin /O (!) rzerzutnik Schmitt a brak 1 na pin /O (!) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 24
25 rogram MAX CLD - wprowadzenie Architektura Możliwości Narzędzia CAD Ceny & dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 25
26 MAX - Logic Array Block (LAB) LAB Carry-n Sygnały Sterujące LE1 LE2 LE3 LE4 LE5 Logic Array Block 26 wejść 10 wyjść ołączenia lokalne 0 1 LE6 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 26 LE7 LE8 LE9 LE10 LAB Carry-out
27 MAX - Element Logiczny (LE) sload sclear aload addnsub Register Chain data1 data2 data3 cin 4-nput LU clock ena aclr Reg Row, Column & Direct Link Routing Local Routing data4 LU Chain Register Chain W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 27
28 Łańcuchy przeniesień (Carry Chains) LAB Carry-n 0 1 A1 B2 A2 B2 A3 B3 A4 B4 A5 B5 LE1 LE2 LE3 LE4 LE5 Sum1 Sum2 Sum3 Sum4 Sum5 LAB Carry-n Carry-n0 Carry-n1 Data1 Data2 ryb Arytmetyki Dynamicznej 0 1 LU A6 Sum6 LE6 B6 A7 Sum7 LE7 B7 A8 Sum8 LE8 B8 Carry- Carry- A9 Sum9 LE9 Out0 Out1 B9 A10 LE10 Sum10 B10 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 28 LAB Carry-Out LU LU LU Sum
29 Łańcuchy LU i rejestrów Łańcuch LU ów Szybsze realizacje funkcji o wielu wejściach Łańcuch Rejestrów LU nie jest konieczny do budowy rejestru przesuwającego Łańcuchy tworzy się z sąsiednich elementów LE (w tym samym LABie) Rejestry można także tworzyć z bloków pamięci o LE3 o LE3 LE Chain Register Chain W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 29 LE1 LE2 LU LU Reg Reg
30 MAX - Multirack Sieć ołączeń ołączenie wierszowe Bezpośrednie połączenie z sąsiednim blokiem lub pinem /O(we) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (we) ołączenie kolumnowe LAB ołączenie lokalne ołączenie kolumnowe Optymalizacja powierzchni sieci połączeń W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 30
31 Element /O w układach MAX Output Enable (OE) Linia kolumny lub wiersza Jeden Output Enable na pin in wyjściowy Wyjście sąsiedniego LE (Fast /O ath) Do LEs Do LEs W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 31 t
32 Zasilanie /O Wielo-napięciowy interfejs portów /O do: 3.3-, 2.5-, 1.8- lub 1.5-V poziomów logicznych Standard C 3.3-V dostępny w dwóch największych układach (Bank 3) EM240 & EM570 LVL LVCMOS Bank 2 EM1270 & EM2210 LVL LVCMOS Bank 4 LVL LVCMOS Bank 1 Bank 3 LVL LVCMOS C Bank 1 Bank 2 LVL LVCMOS LVL LVCMOS W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 32
33 Udoskonalenie rozmieszczenia (Fitting) Definicja Systemu rojekt FGA & ASC Schemat CB rojekt CLD (in-locked) FGA FGA? ASC ASC CLD CLD Architektura MAX umożliwia rekompilację z zachowaniem rozmieszczenia wyprowadzeń W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 33
34 Szybkość układów MAX arametr EM240 EM570 EM1270 EM2210 czas Min Max Min Max Min Max Min Max t D ns t D ns t D2 t D1 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 34
35 rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 35
36 Elastyczny sposób zasilania Wewnętrzny regulator napięcia Akceptuje 3.3-, 2.5- & 1.8-V zasilanie wejść Konwersja wewnętrzna napięcia rdzenia do 1.8-V 1.8 V 2.5 V 3.3 V Zalety zasilania 3.3 V, a parametry (szybkość i moc zużywana ) dla 1.8 V W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 36
37 amięć Flash Użytkownika Możliwości amięć Flash bank bitów na układ nterfejs do magistrali: S, równoległej lub innej niestandardowej Zastosowania Modyfikacja zawartości pamięci, dane i informacje liczbowe Ładowanie pamięci i danych konfiguracyjnych (innych układów) ndustry First! W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 37
38 Realizacja w systemie Quartus nterfejs S Szerokość słowa danych Szeregowe LEs 42 do 97 # inów /O arallel 3 to do do 46 Użytkownika Szeregowe 0 7 do 13 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 38 4
39 Wewnętrzny oscylator m. cz. Używany wewnątrz głównie do programowania i kasowania S Częstotliwości f = 4.8 MHz MHz są dostępne jako źródło: Zegara ogólnego przeznaczenia dla automatów sterujących procedurą włączania zasilania (power up sequencing) Zegara interfejsu użytkownika pamięci Flash W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 39
40 rogramowanie S w trakcie działania Aktualizacja konfiguracji w czasie działania układu: Redukcja przestoju w celu rekonfiguracji systemu Zmiana natychmiastowa lub w kolejnym cyklu włączenia zasilania rzykłady aplikacji Rekonfiguracja dla potrzeb testowania systemu Realizacje układów diagnostycznych Blok pamięci konfiguracyjnej Flash Matryca logiczna W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 40
41 ranslator JAGa Wykorzystanie instrukcji JAG a układów MAX do programowania układów w innych systemach S iny /O aplikacji translatora JAGa Non-JAG Devices Funkcja użytkownika Logika programowalna iny /O nterfejs zdefiniowany przez użytkownika Automat JAG a nstrukcje JAG a W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 41
42 Możliwości elementów /O w MAX Output Enable (OE) na każdy pin Obsługa standardu LVL, LVCMOS & C Nowe i ulepszone sposoby redukcji szumu: rzerzutnik Schmitt a, Slow Slew, Drive Strength rogramowalne rezystory ull-up odtrzymanie stanu magistrali (Bus Hold) Wyjścia Open-Drain rogramowalne uziemianie pinów Hot-Socketing (wymiana układu pod napięciem ) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 42
43 rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 43
44 Narzędzia dla MAX : ALERA & EDA Quartus (Altera ) Version 4.2 Mentor Graphics recision 2003C Synplicity Synplify v7.5.1 Wszystkie układy MAX obsługuje system Quartus (wersja web) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 44
45 Możliwości systemu QUARUS Łatwość użycia Łatwy, intuicyjny interfejs ełny pakiet narzędzi Dostępny interfejs MAX+LUS Wydajność 2x szybsze realizacje z układami MAX Realizacje z układami MAX % szybsze (w porównaniu z MAX+LUS ) Wszechstronność ełny zakres możliwości funkcjonalnych i narzędziowych Wysoka jakość rozwiązań Efektywność Unifikacja Obsługa układów FGA, CLD i ASCs w jednym systemie Elastyczna współpraca z innymi narzędziami EDA Układy MAX w wersji 4.2 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 45
46 oziomy przetwarzania w Quartus dea VHDL Verilog Schematy Cores Narzędzia innych firm (ModelSim -Altera) rojekt roces kompilacji Synteza Synteza topologiczna Weryfikacja Silicon W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 46
47 MAX zastępują małe ASSs Cena masowa (100K szt.) EM1270F256C5 LX Bit, 33MHz C 32-Bit Local Bus Mieszane funkcje EM Bit, 33-MHz C 32-Bit Local Bus 50% wykorzystania $9.00 $4.50 Niski koszt przy znacznej pojemności W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 47
48 nterfejsy konwersji ranslacja i konwersja sygnałów Zalety MAX : Najniższy koszt na pin Standard zgodny z C Efektywny algorytm rozmieszczania (fitting) Elastyczne zasilanie /O amięć ASS Mikrokontroler FGA W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 48
49 Konfiguracja i nicjalizacja Sterowanie konfiguracją układów FGAs i zarządzanie procesem inicjalizacji ASSs MAX Features: Gotowość i nieulotność Rekonfigurowalność amięć Flash użytkownika ranslator JAG a rogramowanie S w czasie działania amięć FLASH Użytkownika ASS nicjalizacja W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 49
50 Rozszerzenie portów /O Zapewnienie odpowiednich portów /O standardowym produktom Magistrala szeregowa Sterownik silnika Fan Micro- Controller Sterownik silnika Fan amięć FLASH użytkownika ADC ADC ADC Sterownik silnika Fan Monitorowane środowisko W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 50
51 ower-up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych 1.8V 2.5V 3.3V CU 1.8V CS CS ASC 3.3V JAG CS ASS 2.5V Magistrala W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 51
2004 Krzysztof Jasiński PRUS. Najtańsze układy CPLD
RUS Najtańsze układy CLD rogram MAX CLD - prowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność RUS 2 2 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoWstęp...9. 1. Architektura... 13
Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości
Bardziej szczegółowoWykład 2. Przegląd mikrokontrolerów 8-bit: -AVR -PIC
Wykład 2 Przegląd mikrokontrolerów 8-bit: -AVR -PIC Mikrokontrolery AVR Mikrokontrolery AVR ATTiny Główne cechy Procesory RISC mało instrukcji, duża częstotliwość zegara Procesory 8-bitowe o uproszczonej
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoPopularne pamięci FLASH firmy GigaDevice
1 Popularne pamięci FLASH firmy GigaDevice Popularne pamięci FLASH firmy GigaDevice Pamięci FLASH znajdują się w większości urządzeń zawierającym mikrokontroler bądź mikroprocesor. Ich stosowanie wymuszone
Bardziej szczegółowoZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Bardziej szczegółowoKomputerowe systemy wspomagania projektowania układów cyfrowych
Komputerowe systemy wspomagania projektowania układów cyfrowych Mariusz Rawski rawski@tele.pw.edu.pl www.zpt.tele.pw.edu.pl/~rawski/ Z Mariusz Rawski 1 Rozwój technologii Z Logic ransistors per Chip 10000M
Bardziej szczegółowoSystemy Wbudowane. Arduino - rozszerzanie. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD
Wymagania: V, GND Zasilanie LED podswietlenia (opcjonalne) Regulacja kontrastu (potencjometr) Enable Register Select R/W (LOW) bity szyny danych Systemy Wbudowane Arduino - rozszerzanie mgr inż. Marek
Bardziej szczegółowo2. Architektura mikrokontrolerów PIC16F8x... 13
Spis treści 3 Spis treœci 1. Informacje wstępne... 9 2. Architektura mikrokontrolerów PIC16F8x... 13 2.1. Budowa wewnętrzna mikrokontrolerów PIC16F8x... 14 2.2. Napięcie zasilania... 17 2.3. Generator
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowoPROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM PROJEKTOWANIA ZINTEGROWANEGO
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie PROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Bardziej szczegółowoSML3 październik
SML3 październik 2005 16 06x_EIA232_4 Opis ogólny Moduł zawiera transceiver EIA232 typu MAX242, MAX232 lub podobny, umożliwiający użycie linii RxD, TxD, RTS i CTS interfejsu EIA232 poprzez złącze typu
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowoAVR DRAGON. INSTRUKCJA OBSŁUGI (wersja 1.0)
AVR DRAGON INSTRUKCJA OBSŁUGI (wersja 1.0) ROZDZIAŁ 1. WSTĘP... 3 ROZDZIAŁ 2. ROZPOCZĘCIE PRACY Z AVR DRAGON... 5 ROZDZIAŁ 3. PROGRAMOWANIE... 8 ROZDZIAŁ 4. DEBUGOWANIE... 10 ROZDZIAŁ 5. SCHEMATY PODŁĄCZEŃ
Bardziej szczegółowoWPROWADZENIE Mikrosterownik mikrokontrolery
WPROWADZENIE Mikrosterownik (cyfrowy) jest to moduł elektroniczny zawierający wszystkie środki niezbędne do realizacji wymaganych procedur sterowania przy pomocy metod komputerowych. Platformy budowy mikrosterowników:
Bardziej szczegółowoArchitektury akceleratorów kryptograficznych opartych o układy programowalne. Marcin Rogawski
Architektury akceleratorów kryptograficznych opartych o układy programowalne. Marcin Rogawski rogawskim@prokom.pl Plan referatu: Budowa akceleratora kryptograficznego; Struktura programowalna element fizyczny;
Bardziej szczegółowoTemat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Bardziej szczegółowoProgramowanie mikrokontrolerów. 8 listopada 2007
Programowanie mikrokontrolerów Marcin Engel Marcin Peczarski 8 listopada 2007 Alfanumeryczny wyświetlacz LCD umożliwia wyświetlanie znaków ze zbioru będącego rozszerzeniem ASCII posiada zintegrowany sterownik
Bardziej szczegółowoProgramowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, 2017 Spis treści Przedmowa 11 ROZDZIAŁ 1 Wstęp 13 1.1. Rys historyczny 14 1.2. Norma IEC 61131 19 1.2.1. Cele i
Bardziej szczegółowoMIKROKONTROLERY I MIKROPROCESORY
PLAN... work in progress 1. Mikrokontrolery i mikroprocesory - architektura systemów mikroprocesorów ( 8051, AVR, ARM) - pamięci - rejestry - tryby adresowania - repertuar instrukcji - urządzenia we/wy
Bardziej szczegółowoMAGISTRALE ZEWNĘTRZNE, gniazda kart rozszerzeń, w istotnym stopniu wpływają na
, gniazda kart rozszerzeń, w istotnym stopniu wpływają na wydajność systemu komputerowego, m.in. ze względu na fakt, że układy zewnętrzne montowane na tych kartach (zwłaszcza kontrolery dysków twardych,
Bardziej szczegółowoTechnika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Bardziej szczegółowoWejścia logiczne w regulatorach, sterownikach przemysłowych
Wejścia logiczne w regulatorach, sterownikach przemysłowych Semestr zimowy 2013/2014, WIEiK PK 1 Sygnały wejściowe/wyjściowe w sterowniku PLC Izolacja galwaniczna obwodów sterownika Zasilanie sterownika
Bardziej szczegółowoWykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall
Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu
Bardziej szczegółowoImplementacja algorytmu szyfrującego
Warszawa 25.01.2008 Piotr Bratkowski 4T2 Przemysław Tytro 4T2 Dokumentacja projektu Układy Cyfrowe Implementacja algorytmu szyfrującego serpent w układzie FPGA 1. Cele projektu Celem projektu jest implementacja
Bardziej szczegółowoSigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701.
SigmaDSP - zestaw uruchomieniowy. SigmaDSP jest niedrogim zestawem uruchomieniowym dla procesora DSP ADAU1701 z rodziny SigmaDSP firmy Analog Devices, który wraz z programatorem USBi i darmowym środowiskiem
Bardziej szczegółowoArchitektura systemu komputerowego
Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami
Bardziej szczegółowoModuł monitoringu mediów MMC
MMC Cztery wejścia impulsowe współpracujące ze stykiem beznapięciowym lub licznikiem z wyjściem OC Monitoruje: Licznik energii elektrycznej Licznik wody zimnej Licznik ciepłej wody użytkowej Licznik gazu
Bardziej szczegółowoMikrokontrolery AVR techniczne aspekty programowania
Andrzej Pawluczuk Mikrokontrolery AVR techniczne aspekty programowania Białystok, 2004 Mikrokontrolery rodziny AVR integrują w swojej strukturze między innymi nieulotną pamięć przeznaczoną na program (pamięć
Bardziej szczegółowoModuł konwertera RS-232/LON
Kanał transmisji szeregowej RS-232/RS-485 z protokołem MODBUS, M-BUS lub innym, wybranym przez użytkownika Zegar czasu rzeczywistego i pamięć z podtrzymywaniem bateryjnym (opcja) Praca w sieci LonWorks
Bardziej szczegółowoProgramowanie Mikrokontrolerów
Programowanie Mikrokontrolerów Wyświetlacz alfanumeryczny oparty na sterowniku Hitachi HD44780. mgr inż. Paweł Poryzała Zakład Elektroniki Medycznej Alfanumeryczny wyświetlacz LCD Wyświetlacz LCD zagadnienia:
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń
Bardziej szczegółowoMCAR Robot mobilny z procesorem AVR Atmega32
MCAR Robot mobilny z procesorem AVR Atmega32 Opis techniczny Jakub Kuryło kl. III Ti Zespół Szkół Zawodowych nr. 1 Ul. Tysiąclecia 3, 08-530 Dęblin e-mail: jkurylo92@gmail.com 1 Spis treści 1. Wstęp..
Bardziej szczegółowoSzkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com
Bardziej szczegółowoModuł konwertera RS-232/LON
Kanał transmisji szeregowej RS-232/RS-485 z protokołem MODBUS, M-BUS lub innym, wybranym przez uŝytkownika Zegar czasu rzeczywistego i pamięć z podtrzymywaniem bateryjnym (opcja) Praca w sieci LonWorks
Bardziej szczegółowoNX70 PLC www.atcontrol.pl
NX70 PLC NX70 Właściwości Rozszerzalność, niezawodność i łatwość w integracji Szybki procesor - zastosowanie technologii ASIC pozwala wykonywać CPU proste instrukcje z prędkością 0,2 us/1 krok Modyfikacja
Bardziej szczegółowoTechnika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08
Pamięci Układy pamięci kontaktują się z otoczeniem poprzez szynę danych, szynę owa i szynę sterującą. Szerokość szyny danych określa liczbę bitów zapamiętywanych do pamięci lub czytanych z pamięci w trakcie
Bardziej szczegółowo1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...
Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie
Bardziej szczegółowoZaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
Bardziej szczegółowoSystemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Bardziej szczegółowoArtykuł zawiera opis i dane techniczne
Pamięci EEPROM i FLASH stosowane w sprzęcie powszechnego użytku Jakub Wojciechowski Artykuł zawiera opis i dane techniczne popularnych pamięci stosowanych w sprzęcie powszechnego użytku. Klasyfikacja pamięci
Bardziej szczegółowoGenerator przebiegów pomiarowych Ex-GPP2
Generator przebiegów pomiarowych Ex-GPP2 Przeznaczenie Generator przebiegów pomiarowych GPP2 jest programowalnym sześciokanałowym generatorem napięć i prądów, przeznaczonym do celów pomiarowych i diagnostycznych.
Bardziej szczegółowoPolitechnika Gdańska. Gdańsk, 2016
Politechnika Gdańska Wydział Elektroniki, Telekomunikacji i Informatyki Katedra Systemów Geoinformatycznych Aplikacje Systemów Wbudowanych Programowalne Sterowniki Logiczne (PLC) Krzysztof Bikonis Gdańsk,
Bardziej szczegółowoZastosowania mikrokontrolerów w przemyśle
Zastosowania mikrokontrolerów w przemyśle Cezary MAJ Katedra Mikroelektroniki i Technik Informatycznych Współpraca z pamięciami zewnętrznymi Interfejs równoległy (szyna adresowa i danych) Multipleksowanie
Bardziej szczegółowoE-TRONIX Sterownik Uniwersalny SU 1.2
Obudowa. Obudowa umożliwia montaż sterownika na szynie DIN. Na panelu sterownika znajduje się wyświetlacz LCD 16x2, sygnalizacja LED stanu wejść cyfrowych (LED IN) i wyjść logicznych (LED OUT) oraz klawiatura
Bardziej szczegółowoUkład sterowania, magistrale i organizacja pamięci. Dariusz Chaberski
Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy
Bardziej szczegółowo4.2 STEROWNIKI SERII RCC
ASTOR KATALOG SYSTEMÓW STEROWANIA ASTRAADA PLC 4.2 STEROWNIKI SERII RCC HERCC972-8 wejść dyskretnych (12/24 VDC), 4 wyjścia dyskretne (24VDC), 8 wejść analogowych (0 20 ma), 4 wyjścia analogowe (0 20 ma),
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoMikroprocesory i Mikrosterowniki
Mikroprocesory i Mikrosterowniki Wykład 1 Wydział Elektroniki Mikrosystemów i Fotoniki dr inż. Piotr Markowski Na prawach rękopisu. Na podstawie dokumentacji ATmega8535, www.atmel.com. Konsultacje Pn,
Bardziej szczegółowoKierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Bardziej szczegółowoStruktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami
Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016
Bardziej szczegółowoRodzina routerów RTR-XFT/PLT
RTR-XFT/PLT ibase RTR-XFT/PLT Komunikacja przez linię zasilającą wysokonapięciową Komunikacja przez parę skręconą standardową (FT10) albo szybką (XF-1250) Praca w czterech trybach Praca w sieci LonWorks
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH
Bardziej szczegółowo2. PORTY WEJŚCIA/WYJŚCIA (I/O)
2. PORTY WEJŚCIA/WYJŚCIA (I/O) 2.1 WPROWADZENIE Porty I/O mogą pracować w kilku trybach: - przesyłanie cyfrowych danych wejściowych i wyjściowych a także dla wybrane wyprowadzenia: - generacja przerwania
Bardziej szczegółowoInż. Kamil Kujawski Inż. Krzysztof Krefta. Wykład w ramach zajęć Akademia ETI
Inż. Kamil Kujawski Inż. Krzysztof Krefta Wykład w ramach zajęć Akademia ETI Metody programowania Assembler Język C BASCOM Assembler kod maszynowy Zalety: Najbardziej efektywny Intencje programisty są
Bardziej szczegółowoBadanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA. Autor: Daniel Słowik
Badanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA Autor: Daniel Słowik Promotor: Dr inż. Daniel Kopiec Wrocław 016 Plan prezentacji Założenia i cel
Bardziej szczegółowoWyjścia analogowe w sterownikach, regulatorach
Wyjścia analogowe w sterownikach, regulatorach 1 Sygnały wejściowe/wyjściowe w sterowniku PLC Izolacja galwaniczna obwodów sterownika Zasilanie sterownika Elementy sygnalizacyjne Wejścia logiczne (dwustanowe)
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoProgramowanie sterowników PLC wprowadzenie
Programowanie sterowników PLC wprowadzenie Zakład Teorii Maszyn i Automatyki Katedra Podstaw Techniki Felin p.110 http://ztmia.ar.lublin.pl/sips waldemar.samociuk@up.lublin,pl Sterowniki programowalne
Bardziej szczegółowoWspółczesne techniki informacyjne
Współczesne techniki informacyjne są multimedialne, można oczekiwać, że po cywilizacji pisma (i druku) nastąpi etap cywilizacji obrazowej czyli coraz większa jest potrzeba gromadzenia i przysyłania wielkiej
Bardziej szczegółowoUSB interface in 8-bit microcontrollers PIC18F family manufactured by Microchip.
1 Mateusz Klimkowski IV rok Koło Naukowe Techniki Cyfrowej dr inż. Wojciech Mysiński opiekun naukowy USB interface in 8-bit microcontrollers PIC18F family manufactured by Microchip. Interfejs USB w 8-bitowych
Bardziej szczegółowoProgramowalne Układy Logiczne Konfiguracja/Rekonfiguracja
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć
Bardziej szczegółowoSTM32Butterfly2. Zestaw uruchomieniowy dla mikrokontrolerów STM32F107
Zestaw uruchomieniowy dla mikrokontrolerów STM32F107 STM32Butterfly2 Zestaw STM32Butterfly2 jest platformą sprzętową pozwalającą poznać i przetestować możliwości mikrokontrolerów z rodziny STM32 Connectivity
Bardziej szczegółowoArchitektura Systemów Komputerowych. Jednostka ALU Przestrzeń adresowa Tryby adresowania
Architektura Systemów Komputerowych Jednostka ALU Przestrzeń adresowa Tryby adresowania 1 Jednostka arytmetyczno- logiczna ALU ALU ang: Arythmetic Logic Unit Argument A Argument B A B Ci Bit przeniesienia
Bardziej szczegółowoArchitektura komputerów, Informatyka, sem.iii. Sumatory
Sumatory Architektury sumatorów (zarys) Sumatory 1-bitowe Sumatory z propagacją Przeniesień CPA (Carry Propagate Adders) Sumatory wieloargumentowe 3-argumentowe Half Adder HA Macierz sumatorów RCA Full
Bardziej szczegółowoOpis funkcjonalny i architektura. Modu³ sterownika mikroprocesorowego KM535
Opis funkcjonalny i architektura Modu³ sterownika mikroprocesorowego KM535 Modu³ KM535 jest uniwersalnym systemem mikroprocesorowym do pracy we wszelkiego rodzaju systemach steruj¹cych. Zastosowanie modu³u
Bardziej szczegółowoZestaw uruchomieniowy z mikrokontrolerem LPC1114 i wbudowanym programatorem ISP
Zestaw uruchomieniowy z mikrokontrolerem LPC1114 i wbudowanym programatorem ISP ZL32ARM ZL32ARM z mikrokontrolerem LPC1114 (rdzeń Cotrex-M0) dzięki wbudowanemu programatorowi jest kompletnym zestawem uruchomieniowym.
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoSterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Bardziej szczegółowoRODZAJE PAMIĘCI RAM. Cz. 1
RODZAJE PAMIĘCI RAM Cz. 1 1 1) PAMIĘĆ DIP DIP (ang. Dual In-line Package), czasami nazywany DIL - w elektronice rodzaj obudowy elementów elektronicznych, głównie układów scalonych o małej i średniej skali
Bardziej szczegółowoPRUS - Projektowanie Programowalnych Układów Scalonych
RUS - rojektowanie rogramowalnych Układów Scalonych Krzysztof Jasiński kjasio@tele.pw.edu.pl Z Krzysztof Jasiński 1 lan przedmiotu RUS Autorzy: dr inż. Krzysztof Jasiński, dr inż. aweł omaszewicz ROJEKOANE
Bardziej szczegółowoIC200UDR002 ASTOR GE INTELLIGENT PLATFORMS - VERSAMAX NANO/MICRO
IC200UDR002 8 wejść dyskretnych 24 VDC, logika dodatnia/ujemna. Licznik impulsów wysokiej częstotliwości. 6 wyjść przekaźnikowych 2.0 A. Port: RS232. Zasilanie: 24 VDC. Sterownik VersaMax Micro UDR002
Bardziej szczegółowoTransceiver do szybkiej komunikacji szeregowej i pętla fazowa do ogólnych zastosowań
Transceiver do szybkiej komunikacji szeregowej i pętla fazowa do ogólnych zastosowań Mirosław Firlej Opiekun: dr hab. inż. Marek Idzik Faculty of Physics and Applied Computer Science AGH University of
Bardziej szczegółowoTechnika Cyfrowa. Badanie pamięci
LABORATORIUM Technika Cyfrowa Badanie pamięci Opracował: mgr inż. Andrzej Biedka CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się studentów z budową i zasadą działania scalonych liczników asynchronicznych
Bardziej szczegółowoArchitektura mikroprocesorów TEO 2009/2010
Architektura mikroprocesorów TEO 2009/2010 Plan wykładów Wykład 1: - Wstęp. Klasyfikacje mikroprocesorów Wykład 2: - Mikrokontrolery 8-bit: AVR, PIC Wykład 3: - Mikrokontrolery 8-bit: 8051, ST7 Wykład
Bardziej szczegółowoDokumentacja Techniczna. Czytnik RFID UW-M4GM
Dokumentacja Techniczna Czytnik RFID UW-M4RM UW-M4GM -man-2 1 WPROWADZENIE... 3 2 DANE TECHNICZNE... 4 3 OPIS ELEMENTÓW OBUDOWY... 5 4 KOMENDY PROTOKÓŁU MODBUS RTU... 6 4.1 Adresy MODBUS...7 2 1 Wprowadzenie
Bardziej szczegółowoOchrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoSystemy wbudowane. Paweł Pełczyński ppelczynski@swspiz.pl
Systemy wbudowane Paweł Pełczyński ppelczynski@swspiz.pl 1 Program przedmiotu Wprowadzenie definicja, zastosowania, projektowanie systemów wbudowanych Mikrokontrolery AVR Programowanie mikrokontrolerów
Bardziej szczegółowoSTM32 Butterfly. Zestaw uruchomieniowy dla mikrokontrolerów STM32F107
Zestaw uruchomieniowy dla mikrokontrolerów STM32F107 STM32 Butterfly Zestaw STM32 Butterfly jest platformą sprzętową pozwalającą poznać i przetestować możliwości mikrokontrolerów z rodziny STM32 Connectivity
Bardziej szczegółowoXXXII Olimpiada Wiedzy Elektrycznej i Elektronicznej. XXXII Olimpiada Wiedzy Elektrycznej i Elektronicznej
Zestaw pytań finałowych numer : 1 1. Wzmacniacz prądu stałego: własności, podstawowe rozwiązania układowe 2. Cyfrowy układ sekwencyjny - schemat blokowy, sygnały wejściowe i wyjściowe, zasady syntezy 3.
Bardziej szczegółowoMikroprocesory i Mikrosterowniki
Mikroprocesory i Mikrosterowniki Wykład 1 Wydział Elektroniki Mikrosystemów i Fotoniki dr inż. Piotr Markowski Na prawach rękopisu. Na podstawie dokumentacji ATmega8535, www.atmel.com. Konsultacje Pn,
Bardziej szczegółowoKomputerowe Projektowanie Układów Cyfrowych w Strukturach Programowalnych
Komputerowe rojektowanie Układów Cyfrowych w Strukturach rogramowalnych Krzysztof Jasiński kjasio@tele.pw.edu.pl Z Krzysztof Jasiński 1 rojektowanie w systemie MAX+LUS Z Krzysztof Jasiński 2 rogram seminarium
Bardziej szczegółowoWykład 6. Mikrokontrolery z rdzeniem ARM
Wykład 6 Mikrokontrolery z rdzeniem ARM Plan wykładu Cortex-A9 c.d. Mikrokontrolery firmy ST Mikrokontrolery firmy NXP Mikrokontrolery firmy AnalogDevices Mikrokontrolery firmy Freescale Mikrokontrolery
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne
Bardziej szczegółowoModuł monitoringu energii elektrycznej
Cztery wejścia impulsowe współpracujące ze stykiem beznapięciowym lub licznikiem z wyjściem OC Monitoring czterech liczników energii elektrycznej Wbudowane funkcje liczników impulsów z nieulotną pamięcią
Bardziej szczegółowoWykład 4. Przegląd mikrokontrolerów 16-bit: - PIC24 - dspic - MSP430
Wykład 4 Przegląd mikrokontrolerów 16-bit: - PIC24 - dspic - MSP430 Mikrokontrolery PIC Mikrokontrolery PIC24 Mikrokontrolery PIC24 Rodzina 16-bitowych kontrolerów RISC Podział na dwie podrodziny: PIC24F
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Bardziej szczegółowoWykład 3. Przegląd mikrokontrolerów 8-bit: STM8
Wykład 3 Przegląd mikrokontrolerów 8-bit: - 8051 - STM8 Mikrokontrolery 8051 Rodzina 8051 wzięła się od mikrokontrolera Intel 8051 stworzonego w 1980 roku Mikrokontrolery 8051 były przez długi czas najpopularniejszymi
Bardziej szczegółowoKurs Podstawowy S7. Spis treści. Dzień 1
Spis treści Dzień 1 I System SIMATIC S7 - wprowadzenie (wersja 1401) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6 Podstawowe
Bardziej szczegółowo2. Zawartość dokumentacji. 1. Strona tytułowa. 2. Zawartość dokumentacji. 3. Spis rysunków. 4. Opis instalacji kontroli dostępu. 3.
2. Zawartość dokumentacji 1. Strona tytułowa. 2. Zawartość dokumentacji. 3. Spis rysunków. 4. Opis instalacji kontroli dostępu. 3. Spis rysunków Rys nr 1 schemat instalacji KD Piwnica Rys nr 2 schemat
Bardziej szczegółowoInterfejsy szeregowe TEO 2009/2010
Interfejsy szeregowe TEO 2009/2010 Plan wykładów Wykład 1: - Wstęp. Interfejsy szeregowe SCI, SPI Wykład 2: - Interfejs I 2 C, OneWire, I 2 S, CAN Wykład 3: - Interfejs USB Wykład 4: - Interfejs FireWire,
Bardziej szczegółowoWiększe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego
Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego Dziś bardziej niż kiedykolwiek narzędzia używane przez
Bardziej szczegółowoŁączenie, sterowanie, wizualizacja Modułowe sterowniki PLC, XC100/XC200
0 0 XC-CPU0 0 0 XC-CPU0 0 8 9 0 DC INPUT EH-XD 0 8 9 0 DC INPUT EH-XD 0 8 9 0 DC INPUT EH-XD 0 8 9 0 DC INPUT EH-XD Modułowe sterowniki PLC, XC00/XC00 Poradnik układów elektrycznych Moeller 0/07 XC00 Modułowy
Bardziej szczegółowoSumatory H D L. dr inŝ. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska
Sumatory 1 Sumator 1-bitowy full adder Równanie boolowskie sumy: s k = a k XOR b k XOR c k = a k b k c k Równanie boolowskie przeniesienia: c k+1 = (a k AN b k ) OR (a k AN c k ) OR (b k AN c k ) = (a
Bardziej szczegółowo