Przykład realizacji ćwiczenia nr 8.
|
|
- Michalina Baran
- 7 lat temu
- Przeglądów:
Transkrypt
1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 8. Stanowisko laboratoryjne: 1. Komputer PC i oprogramowanie 2. 2 x kabel TRS 3. kabel USB 4. Płyta Altera DE-2. Opis stanowiska: Komputer PC jest używany do syntezy struktury i konfiguracji układu FPGA, dodatkowo jest używany jako generator i analizator sygnału audio. Generacja i analiza sygnału audio jest wykonywana w darmowym oprogramowaniu Spectrum Lab. Analogowy sygnał audio jest wysyłany z wyjścia liniowego karty dźwiękowej komputera PC do płyty Altera DE-2 kablem TRS. Sygnał analogowy jest przetwarzany na cyfrowy w zamontowanym na płycie przetworniku analogowo-cyfrowym. Dane w postaci cyfrowej przechodzą przez układ FPGA na wejście przetwornika cyfrowo-analogowego. Następnie w postaci analogowej są przesyłane do komputera PC kablem TRS na wejście liniowe karty dźwiękowej komputera PC. Kabel USB służy do wysyłania z komputera PC danych konfigurujących układ FPGA przez urządzenie USB-Blaster za pomocą oprogramowania Altera Quartus II. Zadania do wykonania : Zadanie. 0 Konfiguracja przetwornika analogowo-cyfowego: Celem tego zadania jest poprawne skonfigurowanie przetwornika analogowo-cyforwego cyfrowo-analogowego Wolfson WM8731 zamontowanego na płycie DE-2. Po włączeniu zasilania płyty DE-2 pobierana jest automatycznie z pamięci FLASH fabryczna konfiguracja układu FPGA. Przed rozpoczęciem zadań filtracji sygnału audio w układzie FPGA należy poprawnie skonfigurować przetwornik analogowo-cyfrowy, cyfrowo-analogowy. Należy wgrać do układu FPGA konfigurację z zaimplementowanym interfejsem I2C, przez który zostaną wysłane dane ustawiające przetwornik w pożądany tryb pracy. Ustawienia parametrów przetwornika mogą być zmienione przez wyłączenie zasilania lub ponowne przesłanie danych. Przekonfigurowanie układu FPGA, nie zmienia wcześniej ustawionych parametrów przetwornika. W celu przesłania danych konfigurujących przetwornik ADC DAC należy: 1. Upewnić się czy poprawnie podłączony jest kabel USB do złącza USB-Blaster 2. Włączyć zasilanie płyty DE-2 czerwonym przyciskiem. 3. Uruchomić plik codec_config.bat w katalogu./filter_lab/z0/
2 Zadanie. 1 Opis struktury filtru FIR w języku VHDL: Struktura projektu fl_z1: Protokół danych wychodzących i wchodzących do bloku audio_top - próbki dźwięku wychodzące z modułu audio_top są w formacie U2 i mają zakres wartości <-1, 1) zapisany na 8 bitach. - próbki dźwięku wychodzące z modułu audio_top pojawiają się z częstotliwością 48 khz, obecność nowej wartości na linii danych ADC_OUT jest sygnalizowana wysokim stanem sygnałem ADC_OUT_EN. - próbki dźwięku wchodzące do modułu audio_top są pobierane z częstotliwością 48 khz, próbki są zatrzaskiwane w rejestrach modułu gdy sygnał ADC_OUT_EN jest w stanie wysokim. - próbki dźwięku wchodzące do modułu audio_top są w formacie U2 i mają zakres wartości <-1, 1) zapisany na 16 bitach
3 Struktura filtru FIR: Filtr o transmitancji H(z) = z z -2 Opis struktury filtru w języku VHDL plik direct_fir.vhd : library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_signed.all; use IEEE.std_logic_arith.all; entity direct_fir is port( clk arst_n data_in data_out data_in_en ); end entity; : in STD_LOGIC; -- sygnal zegara : in STD_LOGIC; -- asynchroniczny sygnal zerowania niskim poziomem : in STD_LOGIC_VECTOR(7 downto 0); -- dane wejsciowe : out STD_LOGIC_VECTOR(15 downto 0); -- dane wyjsciowe : in STD_LOGIC -- strob danych wejsciowych architecture RTL of direct_fir is -- definicja typu rejestrow przchowujacych wartosci poprzednich probek type DLY_TYPE is array(2 downto 0) of STD_LOGIC_VECTOR(7 downto 0); -- deklaracja sygnalow przechowujacych wartosci poprzednich probek signal taps_r : DLY_TYPE; signal taps_nxt : DLY_TYPE; signal data_sum : STD_LOGIC_VECTOR(16 downto 0); begin dly_synch_proc: process(clk,arst_n) begin if arst_n = '0' then for i in 0 to 2 loop taps_r(i) <= (others => '0'); end loop; elsif clk = '1' and clk'event then if data_in_en = '1' then for i in 1 to 2 loop taps_r(i) <= taps_r(i-1); end loop; taps_r(0) <= data_in; end if; end if; end process; fir_sum: data_sum <= taps_r(0) * conv_std_logic_vector( 460,9) + taps_r(1) * conv_std_logic_vector( 154,9) - taps_r(2) * conv_std_logic_vector( 52,9); fir_output: data_out <= data_sum(15 downto 0); end architecture;
4 zalecenia projektowe: - należy wystrzegać się przesterowania sygnału: - zachować odpowiedni rozmiar sygnału przechowującego wynik operacji arytmetycznych - pamiętać o propagacji znaku - należy poprawnie wysterować sygnał, tak aby nie usunąć istotnych informacji przechowywanych na najmłodszych bitach - przy mnożeniu liczb ułamkowych należy pamiętać o pozycji kropki dziesiętnej: identycznie zachowuje się kropka dziesiętna w przypadku liczb binarnych przykład: fix<8,7>*fix<8,7> = fix<16,14> 1. Umieścić plik direct_fir.vhd w projekcie fl_z1 znajdującym się w podkatalogu./filter_lab/z1/fl_z1/ z menu głównego wybrać: Project -> Add/Remove Files in Project nacisnąć przycisk i wskazać plik direct_fir.vhd w oknie dialogowym, potwierdzić Open nacisnąć przycisk Add, zamknąć okno przyciskiem OK 2. Synteza i implementacja z menu głównego wybrać Processing -> Start Compilation wyniki implementacji: liczba elementów logicznych:
5 maksymalna częstotliwość pracy układu 3. Programowanie układu Z menu głównego wybrać: Tools -> Programmer Nacisnąć przycisk Start 4. Analizator widma - program Spectrum LAB uruchomić program:./sw/spectrum/spec_lab.exe
6 5. Włączenie użycia bloków DSP w implementacji filtru: Z menu głównego wybrać Assignments -> Settings Nacisnąć przycisk More Settings
7 Wybrać w oknie Existing option settings : DSP Block Balancing W rozwijanej liście Setting: wybrać DSP blocks Zamknąć okna zatwierdzając wybór przyciskiem OK 6. Wykonanie syntezy i implementacji i programowania układu (powtórzyć kroki 2 i 3)
8 Zadanie 2. Implementacja filtru FIR w arytmetyce rozproszonej Struktura projektu fl_z2: 1. Obliczenie współczynników filtru FIR realizowanego w arytmetyce rozproszonej przykład: filtr o współczynnikach [-0.2, 0.6, -0.2] zapisując współczynniki na 8 bitach otrzymamy następującą dziesiętną reprezentację [ -26, 77, -26 ] liczb binarnych xb[2] xb[1] xb[0] f(c[n],x[n]) = = = = = = = = Wyznaczenie rozmiaru tablicy DA 2 3 ( log 2 max {0, -26,77,51, -26, -52,25} +1)= 2 3 ( log ) = 64 bity 3. Generacja tablicy prawdy przy pomocy oprogramowania filter.exe: program filter.exe na podstawie podanych współczynników filtra zapisanych w pliku tekstowym o dowolnej nazwie: -generuje tablicę prawdy zapisaną w standardzie Berkeley a i zapisuje ją do pliku o podanej nazwie przez użytkownika, -zapisuje wygenerowaną tablicę prawdy w języku VHDL i zapisuje ją w pliku da_table.vhd. Plik wejściowy współczynników filtra jest postaci np.: [-26,77,-26]. Pierwszy skrajny lewy współczynnik jest najmłodszym współczynnikiem. Dla wygody i zgodności nazw z
9 projektem fl_z2 nazwa pliku dla generowanej tablicy prawdy powinna mieć nazwę da_table.pla. 4. Umieszczenie tablicy DA zapisanej w języku VHDL w projekcie fl_z2 znajdującym się w podkatalogu./filter_lab/z2/fl_z2/vhdl Należy dodać plik da_table.vhd do projektu (analogicznie jak w zad.1.1) Należy zwrócić uwagę czy poprawnie są podane wartości GENERIC dla instancji U_FILTER_DA_TOP oraz rozmiary sygnałów łączących moduł U_FILTER_DA_TOP z U_DA_TABLE w pliku:.filter_lab/z2/fl_z2/vhdl/fl_z2.vhd 5. Wykonanie syntezy i implementacji i programowania układ (analogicznie jak w zad. 1. 2,3) 6. Wykonanie dekompozycji tablicy DA programem GUIDEC i/lub DEMAIN: 6.1 Program Demain ( umieszczony na< Do uruchomienia wymagana biblioteka cw3220.dll w tym samym katalogu co program. Program Demain.exe i cw3220.dll znajdują się również w podkatalogu lut_da dekompozycja tablicy programem DEMAIN. W podkatalogu <lut_da\pdf >umieszczone są: opis.pdf instrukcja obsługi strategie.pdf prosty szkic strategii prowadzących do w miarę optymalnego rozwiązania. przykład.pdf dekompozycja funkcji bin2bcd.pla Plikiem wejściowym dla programu Demain jest plik z tablicą prawdy (u nas: da_table.pla ) W wyniku dekompozycji otrzymujemy plik da_table_out z komórkami rozkładu zapisanymi w standardzie Berkeley a Konwersja pliku da_table.out na plik da_table.vhd za pomocą programu demain_vhd_vec.exe<katalog lut_da> Do uruchomienia programu wymagane jest aby pliki nazwa.pla oraz nazwa.out znajdowały się w tym samym katalogu co program. 6.2 Program GUIDEC(umieszczony na<
10 Plikiem wejściowym dla programu GUIDEC jest plik z tablicą prawdy ( u nas: da_table.pla) Uwaga: przed uruchomieniem programu należy w tablicy doknać następujących zmian w dwóch wierszach tablicy prawdy:.ilb oraz.ib. Wszystkie numery występujące po nazwach zmiennych muszą być ujęte w nawiasy. Np..ilb da_i4 da_i3 da_i2 da_i1 da_i0 zamieniamy na:.ilb da_i(4) da_i(3) da_i(2) da_i(1) da_i(0) i podobnie np.:.ob da_o3 da_o2 da_o1 da_o0 zamieniamy na:.ob da_o(3) da_o(2) da_o(1) da_o(0) Obsługa programu: File->Open-> [wybór nazwy z katalogu], Project ->Set Project to Current File (ustawia nazwę projektu na nazwę otwartego pliku), Option -> Select architecture( ustawamy na FLEX/APEX) Option->Process control ( ustawiamy w Output formats opcję VHDL ) Decompose-> Start process. Program zapisuje wynik dekompozycji w języku VHDL(opcja process control->vhdl) w pliku o takiej nazwie jak tablica prawdy i rozszerzeniu.vhd. Przed umieszczeniem pliku da_table.vhd w projekcie należy dokonać następującej zmiany. Usunąć lub zakomentować sygnały wejściowe i wyjściowe i zapisać je w postaci logicznych wektorów o odpowiedniej długości. ENTITY da_table IS PORT ( -- da_i(0), da_i(1), da_i(3), da_i(4) : IN STD_LOGIC; -- da_i(6), da_i(2), da_i(8) : IN STD_LOGIC; -- da_o(12), da_o(13), da_o(14), da_o(9) : OUT STD_LOGIC; -- da_o(11), da_o(6), da_o(10), da_o(7) : OUT STD_LOGIC; -- da_o(8), da_o(2), da_o(5), da_o(3) : OUT STD_LOGIC; -- da_o(0), da_o(1), da_o(4) : OUT STD_LOGIC da_i : IN STD_LOGIC_VECTOR(9 downto 0); da_o : OUT STD_LOGIC_VECTOR (14 downto 0) ); END da_table; 6.3 Umieścić tablicę DA ( otrzymaną w punkcie 3.1 lub 3.2) zapisaną w języku VHDL w projekcie fl_z2 znajdującym się w podkatalogu./filter_lab/z2/fl_z2/. Zaimplementować, wykonać oraz zanotować na karcie odpowiedzi liczbę zużytych elementów logicznych i maksymalną częstotliwość pracy układu.
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska,
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 8 (wersja 2015) 1. Wstęp Komputer PC jest użyty do syntezy
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Wer
Quartus Rafał Walkowiak IIn PP Wer 1.1 10.2013 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoParametryzacja przetworników analogowocyfrowych
Parametryzacja przetworników analogowocyfrowych wersja: 05.2015 1. Cel ćwiczenia Celem ćwiczenia jest zaprezentowanie istoty działania przetworników analogowo-cyfrowych (ADC analog-to-digital converter),
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoModelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Listopad 2017
Quartus Rafał Walkowiak IIn PP Listopad 2017 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoProjekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.
LAB. 2 Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. Laboratorium Mikroprocesorowych Układów Sterowania instrukcja
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowoInstrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU
Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU Spis treści: 1. Instalacja oprogramowania XG5000 3 2. Tworzenie nowego projektu i ustawienia sterownika 7 3. Podłączenie sterownika
Bardziej szczegółowoZL19PRG. Programator USB dla układów PLD firmy Altera
ZL19PRG Programator USB dla układów PLD firmy Altera Nowoczesny programator i konfigurator układów PLD produkowanych przez firmę Altera, w pełni zgodny ze standardem USB Blaster, dzięki czemu współpracuje
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProjektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Bardziej szczegółowoĆwiczenia z S7-1200. Komunikacja S7-1200 z miernikiem parametrów sieci PAC 3200 za pośrednictwem protokołu Modbus/TCP.
Ćwiczenia z S7-1200 Komunikacja S7-1200 z miernikiem parametrów sieci PAC 3200 za pośrednictwem protokołu Modbus/TCP FAQ Marzec 2012 Spis treści 1 Opis zagadnienie poruszanego w ćwiczeniu. 3 1.1 Wykaz
Bardziej szczegółowoUkłady reprogramowalne i SoC Specjalizowane moduły FPGA
Specjalizowane moduły FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoWyświetlacz siedmiosegmentowy
Wyświetlacz siedmiosegmentowy autorzy: Tomasz Perek Tomasz Biernat Projekt: Układ, który liczbę podaną w postaci binarnej wyświetla w systemie szesnastkowym, ósemkowym oraz dziesiętnym. Wyświetlacz siedmiosegmentowy
Bardziej szczegółowoWydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej
Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Instrukcja do zajęć laboratoryjnych z przedmiotu: Przetwarzanie Sygnałów Kod: TS1C400027 Temat ćwiczenia:
Bardziej szczegółowoWzmacniacze napięciowe i ograniczniki dynamiki
LABORATORIUM INśYNIERII DŹWIĘKU 2 ĆWICZENIE NR 1 Wzmacniacze napięciowe i ograniczniki dynamiki Cel ćwiczenia Celem ćwiczenia jest zapoznanie się ze sposobem pomiarów i parametrami wzmacniaczy napięciowych
Bardziej szczegółowoRPTC CONTROLLER (v1.11) STEROWNIK PRZEMIENNIKA RADIOWEGO OBSŁUGA KOMUNIKATÓW GŁOSOWYCH OBSŁUGA KOMUNIKATÓW IDCW OPCJONALNY MODUŁ GSM
RPTC CONTROLLER (v1.11) STEROWNIK PRZEMIENNIKA RADIOWEGO OBSŁUGA KOMUNIKATÓW GŁOSOWYCH OBSŁUGA KOMUNIKATÓW IDCW OPCJONALNY MODUŁ GSM Instrukcja użytkownika Instrukcja oprogramowania konfiguracyjnego Designer:
Bardziej szczegółowoĆwiczenia z S7-1200. S7-1200 jako Profinet-IO Controller. FAQ Marzec 2012
Ćwiczenia z S7-1200 S7-1200 jako Profinet-IO Controller FAQ Marzec 2012 Spis treści 1 Opis zagadnienie poruszanego w ćwiczeniu. 3 1.1 Wykaz urządzeń..... 3 2 KONFIGURACJA S7-1200 PLC.. 4 2.1 Nowy projekt.
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoSPIS TREŚCI. 2. Arytmetyka rozproszona Symulacja układu programowalnego Realizacja algorytmu cyfrowego filtrowania
SPIS TREŚCI 1. Wstęp... 5 2. Arytmetyka rozproszona... 6 2.1. Symulacja układu programowalnego... 7 3. Realizacja algorytmu cyfrowego filtrowania... 9 4....... 10 5....... 12 6. Podsumowanie... 13 Literatura...
Bardziej szczegółowoDOKUMENTACJA PROJEKTU
AKADEMIA GÓRNICZO-HUTNICZA w Krakowie KATEDRA ELEKTRONIKI DOKUMENTACJA PROJEKTU Projekt z przedmiotu Sprzętowa Implementacja Algorytmów: Dekoder klawiatury na PS/2 Prowadzący: Dr inż. Paweł Russek Wykonali:
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoXC4000: LUT jako ROM Układy Cyfrowe i Systemy Wbudowane 2 Układy FPGA cz. 2 ROM32X1 VHDL inference example ROM 16x2b type
Układy Cyfrowe i Systemy Wbudowane 2 XC4000: LUT jako ROM Układy FPGA cz. 2 dr inż. Jarosław Sugier Jaroslaw.Sugier@pwr.edu.pl W-4/K-9, pok. 227 C-3 FPGA(2) - 1 FPGA(2) - 2 ROM32X1 VHDL inference example
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoSprawozdanie z projektu MARM. Część druga Specyfikacja końcowa. Prowadzący: dr. Mariusz Suchenek. Autor: Dawid Kołcz. Data: r.
Sprawozdanie z projektu MARM Część druga Specyfikacja końcowa Prowadzący: dr. Mariusz Suchenek Autor: Dawid Kołcz Data: 01.02.16r. 1. Temat pracy: Układ diagnozujący układ tworzony jako praca magisterska.
Bardziej szczegółowoProjektowanie Systemów Wbudowanych
Projektowanie Systemów Wbudowanych Podstawowe informacje o płycie DE2 Autorzy: mgr inż. Dominik Bąk i mgr inż. Leszek Ciopiński 1. Płyta DE2 Rysunek 1. Widok płyty DE2 z zaznaczonymi jej komponentami.
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoWydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej
Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Instrukcja do zajęć laboratoryjnych z przedmiotu: Przetwarzanie Sygnałów Kod: TS1A400027 Temat ćwiczenia:
Bardziej szczegółowo1 Moduł Modbus ASCII/RTU 3
Spis treści 1 Moduł Modbus ASCII/RTU 3 1.1 Konfigurowanie Modułu Modbus ASCII/RTU............. 3 1.1.1 Lista elementów Modułu Modbus ASCII/RTU......... 3 1.1.2 Konfiguracja Modułu Modbus ASCII/RTU...........
Bardziej szczegółowoMMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu
MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017 Prowadzący: mgr inż. Maciej Rudek email: maciej.rudek@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoOPIS PROGRAMU APEK MULTIPLEKSER RX03
OPIS PROGRAMU APEK MULTIPLEKSER RX03 wer.2.3.3.9 - Program współpracuje z dwoma typami systemów pomiarowych AL154: multiplekserami M1.. lub RX.. oraz interfejsami DA.. - Wymagany system operacyjny: WIN
Bardziej szczegółowoWydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej
Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Instrukcja do zajęć laboratoryjnych z przedmiotu: Przetwarzanie Sygnałów Kod: TS1A400027 Temat ćwiczenia:
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy synchroniczne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 26 października 2015 Co to jest układ sekwencyjny? W układzie sekwencyjnym,
Bardziej szczegółowoPolitechnika Łódzka. Instytut Systemów Inżynierii Elektrycznej
Politechnika Łódzka Instytut Systemów Inżynierii Elektrycznej Laboratorium komputerowych systemów pomiarowych Ćwiczenie 8 Wykorzystanie modułów FieldPoint w komputerowych systemach pomiarowych 1. Wprowadzenie
Bardziej szczegółowoUkłady Cyfrowe laboratorium
Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 7 Temat: Realizacja układu sterującego systemu cyfrowego z uwzględnieniem kodowania i dekompozycji funkcji pw automatu dla Metody Newtona, tj.
Bardziej szczegółowoInstalacja MUSB2232FKA w systemie Windows 7
Instalacja MUSB2232FKA w systemie Windows 7 1. Instalację przeprowadziłem w systemie Windows 7 Home Premium wersja 32 bity. System pracował ze standardowymi ustawieniami kontroli konta użytkownika. Wkładamy
Bardziej szczegółowoRejestratory Sił, Naprężeń.
JAS Projektowanie Systemów Komputerowych Rejestratory Sił, Naprężeń. 2012-01-04 2 Zawartość Typy rejestratorów.... 4 Tryby pracy.... 4 Obsługa programu.... 5 Menu główne programu.... 7 Pliki.... 7 Typ
Bardziej szczegółowoInstrukcja aktualizacji oprogramowania
Strona 1 / 8 SPIS TREŚCI 1. INSTALACJA STEROWNIKA USB ORAZ OPROGRAMOWANIA FLASHER... 3 1.1. Instalacja sterownika USB... 3 1.2. Instalacja oprogramowania Flasher... 3 2. OPIS PROCEDURY AKTUALIZACJI OPROGRAMOWANIA
Bardziej szczegółowoIstnieją trzy sposoby tworzenia kopii zapasowej na panelu Comfort:
Istnieją trzy sposoby tworzenia kopii zapasowej na panelu Comfort: - automatyczna kopia zapasowa - kopia zapasowa / przywracanie z użyciem karty pamięci - kopia zapasowa / przywracanie z użyciem programu
Bardziej szczegółowoPUCY Kolos 2: Reloaded
PUCY Kolos 2: Reloaded 1) Narysować schemat układu mikroprogramowalnego z licznikiem rozkazów. 2) Narysować schemat elementu ścieżki cyklicznej dla sygnału kombinacyjnego 3) Narysować schemat elementu
Bardziej szczegółowoInstrukcja Obsługi. Modułu wyjścia analogowego 4-20mA PRODUCENT WAG ELEKTRONICZNYCH
Instrukcja Obsługi Modułu wyjścia analogowego 4-20mA PRODUCENT WAG ELEKTRONICZNYCH RADWAG 26 600 Radom ul. Bracka 28, Centrala tel. (0-48) 38 48 800, tel./fax. 385 00 10, Dz. Sprzedaży (0-48) 366 80 06
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoKonfiguracja parametrów sondy cyfrowo analogowej typu CS-26/RS/U
Konfiguracja parametrów sondy cyfrowo analogowej typu CS-26/RS/U Ostrów Wielkopolski, 25.02.2011 1 Sonda typu CS-26/RS/U posiada wyjście analogowe napięciowe (0...10V, lub 0...5V, lub 0...4,5V, lub 0...2,5V)
Bardziej szczegółowoPolitechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania
Politechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania Podstawowe kroki programowania zestawu uruchomieniowego ZL9AVR z systemem operacyjnym NutOS w środowisku
Bardziej szczegółowo1. Opis. 2. Wymagania sprzętowe:
1. Opis Aplikacja ARSOFT-WZ2 umożliwia konfigurację, wizualizację i rejestrację danych pomiarowych urządzeń produkcji APAR wyposażonych w interfejs komunikacyjny RS232/485 oraz protokół MODBUS-RTU. Aktualny
Bardziej szczegółowoSpis treści. 1 Moduł Modbus TCP 4
Spis treści 1 Moduł Modbus TCP 4 1.1 Konfigurowanie Modułu Modbus TCP................. 4 1.1.1 Lista elementów Modułu Modbus TCP............ 4 1.1.2 Konfiguracja Modułu Modbus TCP.............. 5 1.1.3
Bardziej szczegółowoUkłady Cyfrowe projekt. Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma. Opis głównych modułów sprzętowych
Michał Leśniewski Tomasz Władziński Układy Cyfrowe projekt Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma Opis głównych modułów sprzętowych Realizacja funkcji gamma entity
Bardziej szczegółowoLaboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Bardziej szczegółowoInstrukcja instalacji Zespołu Diagnostycznego Delphi w systemie Vista.
Instrukcja instalacji Zespołu Diagnostycznego Delphi w systemie Vista. Przed przejściem do dalszej części niniejszej instrukcji upewnij się, czy modułbluetooth, który jest zamontowany w Twoim urządzeniu
Bardziej szczegółowoKodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci
Bardziej szczegółowoSpis treści. Opis urządzenia. Pierwsze użycie
Spis treści Opis urządzenia... 1 Pierwsze użycie... 1 Podstawowa obsługa urządzenia... 2 Opis diod LED... 2 Przygotowania do odczytu danych z urządzenia... 2 Proces instalacji... 3 Zmiana domyślnego sterownika
Bardziej szczegółowoNIEZAWODNE ROZWIĄZANIA SYSTEMÓW AUTOMATYKI. asix. Aktualizacja pakietu asix 4 do wersji 5 lub 6. Pomoc techniczna
NIEZAWODNE ROZWIĄZANIA SYSTEMÓW AUTOMATYKI asix Aktualizacja pakietu asix 4 do wersji 5 lub 6 Pomoc techniczna Dok. Nr PLP0016 Wersja:08-12-2010 ASKOM i asix to zastrzeżony znak firmy ASKOM Sp. z o. o.,
Bardziej szczegółowoElementy języka VHDL. obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne. PUE-w3 1
Elementy języka VHDL obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne PUE-w3 1 Obiekty (sygnały, zmienne, stałe, pliki) Obiekty służą do zapisu i pamiętania
Bardziej szczegółowoSite Installer v2.4.xx
Instrukcja programowania Site Installer v2.4.xx Strona 1 z 12 IP v1.00 Spis Treści 1. INSTALACJA... 3 1.1 Usunięcie poprzedniej wersji programu... 3 1.2 Instalowanie oprogramowania... 3 2. UŻYTKOWANIE
Bardziej szczegółowoPolitechnika Łódzka. Instytut Systemów Inżynierii Elektrycznej. Laboratorium przyrządów wirtualnych. Ćwiczenie 3
Politechnika Łódzka Instytut Systemów Inżynierii Elektrycznej Laboratorium przyrządów wirtualnych Ćwiczenie 3 Wykorzystanie technologii ActiveX do rejestracji danych z przyrządów wirtualnych 1. Wstęp Do
Bardziej szczegółowoPOLITECHNIKA WARSZAWSKA WYDZIAŁ TRANSPORTU
POLITECHNIKA WARSZAWSKA WYDZIAŁ TRANSPORTU ZAKŁAD TELEKOMUNIKACJI W TRANSPORCIE INSTRUKCJA UŻYTKOWANIA PRZYSTAWKI PCSU1000 WRAZ Z OPROGRAMOWANIEM Warszawa 2016 SPIS TREŚCI 1. WSTĘP... 3 2. INSTALACJA SPRZĘTU
Bardziej szczegółowo1 Moduł Bramki xcomfort
1 Moduł Bramki xcomfort Moduł Bramki xcomfort daje użytkowników możliwość integracji Systemu Vision z urządzeniami bezprzewodowymi systemu Moeller xcomfort. Odpowiada on za zapewnienie łącza komunikacyjnego,
Bardziej szczegółowoOpis szybkiego uruchomienia programu APBSoft
Opis szybkiego uruchomienia programu APBSoft www.telmatik.pl Program APBSoft należy instalować z otrzymanej płyty CD albo pobrać ze strony www.telmatik.pl. W drugim przypadku program dostarczany jest w
Bardziej szczegółowo2014 Electronics For Imaging. Informacje zawarte w niniejszej publikacji podlegają postanowieniom opisanym w dokumencie Uwagi prawne dotyczącym tego
2014 Electronics For Imaging. Informacje zawarte w niniejszej publikacji podlegają postanowieniom opisanym w dokumencie Uwagi prawne dotyczącym tego produktu. 23 czerwca 2014 Spis treści 3 Spis treści...5
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Worek różności jak dobrać się do gotowców w Spartanach? Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 kwietnia 2011 Spis treści Wbudowane
Bardziej szczegółowoKonfiguracja i programowanie PLC Siemens SIMATIC S7 i panelu tekstowego w układzie sterowania napędami elektrycznymi. Przebieg ćwiczenia
Ćwiczenie VIIN Konfiguracja i programowanie PLC Siemens SIMATIC S7 i panelu tekstowego w układzie sterowania napędami elektrycznymi Przebieg ćwiczenia 1. Rozpoznać elementy stanowiska (rys.1,2,3) i podłączyć
Bardziej szczegółowoWydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej
Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Instrukcja do zajęć laboratoryjnych z przedmiotu: Przetwarzanie Sygnałów Kod: TS1C400027 Temat ćwiczenia:
Bardziej szczegółowoOPTIMA PC v2.2.1. Program konfiguracyjny dla cyfrowych paneli domofonowy serii OPTIMA 255 2011 ELFON. Instrukcja obsługi. Rev 1
OPTIMA PC v2.2.1 Program konfiguracyjny dla cyfrowych paneli domofonowy serii OPTIMA 255 Instrukcja obsługi Rev 1 2011 ELFON Wprowadzenie OPTIMA PC jest programem, który w wygodny sposób umożliwia konfigurację
Bardziej szczegółowoUkłady FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Bardziej szczegółowoLicznik rewersyjny MD100 rev. 2.48
Licznik rewersyjny MD100 rev. 2.48 Instrukcja obsługi programu PPH WObit mgr inż. Witold Ober 61-474 Poznań, ul. Gruszkowa 4 tel.061/8350-620, -800 fax. 061/8350704 e-mail: wobit@wobit.com.pl Instrukcja
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 IoT, sieci neuronowe W9 24.04.2019 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu IoT internet rzeczy Sieci neuronowe - wprowadzenie
Bardziej szczegółowoInterfejs analogowy LDN-...-AN
Batorego 18 sem@sem.pl 22 825 88 52 02-591 Warszawa www.sem.pl 22 825 84 51 Interfejs analogowy do wyświetlaczy cyfrowych LDN-...-AN zakresy pomiarowe: 0-10V; 0-20mA (4-20mA) Załącznik do instrukcji obsługi
Bardziej szczegółowo