1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
|
|
- Bartosz Paluch
- 7 lat temu
- Przeglądów:
Transkrypt
1 1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem cyfrowo-analogowym na płycie z układem Spartan3E Obsługa przetwornika CA Aby projekt mógł skorzystać z przetwornika cyfrowo-analogowego należy do projektu dołączyć tzw. moduł, który jest opisany w języku VHDL. Moduł ten zawiera opis w jaki sposób obsługiwany jest przetwornik. Aby dołączyć moduł do projektu należy z menu Project wybrać Add source...:
2 Następnie wybrać plik DAC.vhd I wybrać OK
3 Aby komponent był zauważony przez syntezator języka należy zadeklarować użycie modułu jako tzw. component. Należy to zrobić przed definicją projektu, czyli przed begin: component DAC is Port ( START_CON : in std_logic; END_CON : out std_logic; RST : in std_logic; VALUE : in std_logic_vector(11 downto 0); CLK : in std_logic; SPI_MOSI : out STD_LOGIC; DAC_CS : out STD_LOGIC; DAC_CLR : out STD_LOGIC; SPI_SCK : out STD_LOGIC ); end component; W definiowanym projekcie wystarczy już tylko podłączyć sygnały do komponentu i jest on już w pełni funkcjonalny. pac: DAC port map (START_CON, END_CON, RST, VALUE, CLK, SPI_MOSI, DAC_CS, DAC_CLR, SPI_SCK); pac nazwa komponentu, która używana będzie w projekcie DAC komponent, który będzie używany pod nazwą pac port map przekierowanie sygnałów z projektu pod poszczególne sygnały komponentu (kolejność jest istotna, bowiem w takiej kolejności w jakiej wymieniane są sygnały, w takiej będą podpinane pod sygnały komponentu)
4 Poniższy przebieg pokazuje zasadę działania modułu obsługi przetwornika CA Synteza układów Resetowanie urządzenia następuje poprzez zadanie stanu wysokiego na sygnał RST. Wartość, która ma być przetworzona ustawiana jest na sygnale VALUE. Konwersja rozpoczyna się poprzez ustawienie sygnału START_CON na poziom wysoki. Zakończenie konwersji wartości zadanej oznajmiane jest sygnałem END_CON, który po zakończeniu konwersji przechodzi w stan wysoki. 3. Plik UCF Plik UCF jest jednym z istotniejszych plików w projekcie, zapewnia on, że sygnały z projektu będą odpowiednio podłączone do elementów płyty prototypowej. Aby stworzyć plik UCF należy wybrać Project->New Source..., a następnie w okienku wybrać Implementation Constraints File, a w File name wpisać nazwę tego pliku.
5 By edytować ten plik należy zaznaczyć go w projekcie, a następnie rozwinąć User Constraints i wybrać Edit Constraints (Text). W zależność od tego jakie sygnały podłączamy musimy dokonać odpowiednich wpisów, wpisy te należy wziąć z instrukcji płyty. Np. chcemy użyć przycisku, który posłuż jako RESET w projekcie. Szukamy w instrukcji opis buttonów (str. 16), tam znajduje się opis przycisków
6 oraz pokazane są sygnały z matrycy podłączone do odpowiednich komponentów płyty. Tak więc do sygnału oznaczonego BTN_NORTH, podpięty jest sygnał fizyczny oznaczony V4 itd. Przykład wpisu do pliku UCF znajdujący się na następnej stronie w instrukcji: Aby nasz RESET był podłączony do przycisku oznaczonego jako BTN_NORTH, to należy wpisać do pliku ucf drugą linijkę z powyższych z pewną modyfikacją, czyli: NET RESET LOC = V4 IOSTANDARD = LVTTL PULLDOWN ; Gdzie RESET, to nazwa sygnału użyta w naszym projekcie, natomiast V4, to jego fizyczne położenie na nóżkach układu FPGA. Pamiętaj, aby wszystkie sygnały z projektu(entity głównego) były opisane w pliku UCF(podłączone do jakiegoś wyjścia/wejścia)!!!!!!! 4. Zadanie Podłącz projekt z poprzednich zajęć laboratoryjnych do przetwornika cyfrowo-analogowego, tak aby wygenerować przebieg trójkątny, który będzie widoczny na oscyloskopie. Wykonaj symulacje Post-Route aby to zrobić podobnie jak dla symulacji behawioralnej należy stworzyć plik Test Bench następnie w okienku Sources wybrać Post-Route Simulation, reszta przebiega jak dla symulacji behawioralnej.
1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoProgramowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoWygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoProjektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoRealizacja własnych modułów IP Cores w srodowisku EDK
Realizacja własnych modułów IP Cores w srodowisku EDK Zespół Rekonfigurowalnych Systemów Obliczeniowych AGH Kraków http://www.fpga.agh.edu.pl/ 3.10.2007 1 Wstęp Celem ćwiczenia jest zapoznanie się z możliwościami
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoSYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 2 Współpraca Zynq Processing System z peryferiami
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoProjektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoKodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoTechnika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoŚrodowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna
Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna dr inż. Jarosław Sugier Ver. 11 1 Wiadomości ogólne Zintegrowane środowisko Xilinx ISE służy do wykonania wszystkich operacji związanych z przygotowaniem
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoĆwiczenia 9 - Swing - część 1
Ćwiczenia 9 - Swing - część 1 Utwórz nowy projekt wybierając: File->New Project->Java Application, przy czym odznacz opcję Create Main Class. Kliknij prawym przyciskiem myszy na podfolder Source Packages
Bardziej szczegółowoLaboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydział Elektroniki Mikrosystemów i Fotoniki Politechnika Wrocławska Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Konfiguracja układu DCM Digital
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowodr inż. Jarosław Sugier
Środowiska Xilinx ISE i ModelSim-SE Instrukcja laboratoryjna dr inż. Jarosław Sugier Ver. 14(7) 1 Środowisko ISE Zintegrowane środowisko Xilinx ISE służy do wykonania wszystkich operacji związanych z opracowaniem
Bardziej szczegółowoWYKONANIE APLIKACJI OKIENKOWEJ OBLICZAJĄCEJ SUMĘ DWÓCH LICZB W ŚRODOWISKU PROGRAMISTYCZNYM. NetBeans. Wykonał: Jacek Ventzke informatyka sem.
WYKONANIE APLIKACJI OKIENKOWEJ OBLICZAJĄCEJ SUMĘ DWÓCH LICZB W ŚRODOWISKU PROGRAMISTYCZNYM NetBeans Wykonał: Jacek Ventzke informatyka sem. VI 1. Uruchamiamy program NetBeans (tu wersja 6.8 ) 2. Tworzymy
Bardziej szczegółowoPROJEKTOWANIE APLIKACJI INTERNETOWYCH
PROJEKTOWANIE APLIKACJI INTERNETOWYCH LABORATORIUM NR 2 REJESTRACJA NA WEBRATIO.COM 1. Wejdź na webratio.com i zarejestruj konto na uczelniany adres email (@wi.zut.edu.pl). 2. Po wpisaniu danych i zatwierdzeniu,
Bardziej szczegółowoŚrodowiska Xilinx ISE i ISim Instrukcja laboratoryjna
Środowiska Xilinx ISE i ISim Instrukcja laboratoryjna dr inż. Jarosław Sugier Wersja 14.7 Spis treści 1 Środowisko ISE... 2 1.1 Project Navigator... 2 1.2 Uruchamianie procesów... 3 1.3 Częste problemy...
Bardziej szczegółowoTechnika Cyfrowa Wprowadzenie do laboratorium komputerowego
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego http://www.fpga.agh.edu.pl 1. Wstęp Celem niniejszego
Bardziej szczegółowoPROJEKTOWANIE UKŁADÓW CYFROWYCH Z WYKORZYSTANIEM PAKIETU MULTISIM 2001 ORAZ JĘZYKA OPISU SPRZĘTU VHDL
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej Nr 20 XIV Seminarium ZASTOSOWANIE KOMPUTERÓW W NAUCE I TECHNICE 2004 Oddział Gdański PTETiS PROJEKTOWANIE UKŁADÓW CYFROWYCH
Bardziej szczegółowoUkªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Bardziej szczegółowoSPRZĘTOWA IMPLEMENTACJA ALGORYTMÓW
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki SPRZĘTOWA IMPLEMENTACJA ALGORYTMÓW Moduły IP Core EDK Zespół Rekonfigurowalnych Systemów Obliczeniowych Grzegorz
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoWPROWADZENIE DO ŚRODOWISKA SCICOS
Politechnika Gdańska Wydział Elektrotechniki i Automatyki WPROWADZENIE DO ŚRODOWISKA SCICOS Materiały pomocnicze do ćwiczeń laboratoryjnych Oryginał: Modeling and Simulation in Scilab/Scicos Stephen L.
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Worek różności jak dobrać się do gotowców w Spartanach? Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 kwietnia 2011 Spis treści Wbudowane
Bardziej szczegółowoOrganizacja laboratorium. Zadania do wykonania w czasie laboratorium z części PSPICE
Organizacja laboratorium W czasie laboratorium należy wykonać 9 ćwiczeń, po 3 z części PSPICE, Verilog oraz VHDL. Ćwiczenia punktowane są odpowiednio po 5, 5, 6 (PSPICE), 5, 6, 6 (Verilog) oraz 5, 6, 6
Bardziej szczegółowoAkceleracja symulacji HES-AHDL. 1. Rozpoczęcie pracy aplikacja VNC viewer
Akceleracja symulacji HES-AHDL 1. Rozpoczęcie pracy aplikacja VNC viewer Rys. 1 Ultra VNCViewer Karta HES jest umieszczona w komputerze PC w pokoju 502 C-3 na serwerze VNC o adresie IP 149.156.121.112.
Bardziej szczegółowoInstalacja MUSB2232FKA w systemie Windows 7
Instalacja MUSB2232FKA w systemie Windows 7 1. Instalację przeprowadziłem w systemie Windows 7 Home Premium wersja 32 bity. System pracował ze standardowymi ustawieniami kontroli konta użytkownika. Wkładamy
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoSYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 5 ZYNQ. Obsługa przerwań. Zespół Rekonfigurowalnych
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 1 (3h) Wprowadzenie do systemu Quartus II
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do systemu Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Bardziej szczegółowoPROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.
DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie
Bardziej szczegółowoSymulacja systemu z procesorem MicroBlaze w środowisku ActiveHDL
Symulacja systemu z procesorem MicroBlaze w środowisku ActiveHDL wersja 6.06.2007 Zespół Rekonfigurowalnych Systemów Obliczeniowych AGH Kraków http://www.fpga.agh.edu.pl/ Poniższe ćwiczenie jest kontynuacją
Bardziej szczegółowopomocą programu WinRar.
1. Pobieramy oprogramowanie dla kamery ze strony. Z menu produkty wybieramy swój model kamery. Następnie na podstronie produktu wybieramy zakładkę [POMOC] - klikamy symbol szarej strzałki aby rozpocząć
Bardziej szczegółowoProjektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Bardziej szczegółowoPROGRAMOWALNE UKŁADY CYFROWE
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki PROGRAMOWALNE UKŁADY CYFROWE Ćwiczenie Projekt, symulacja, synteza i implementacja systemu cyfrowego w środowisku
Bardziej szczegółowoWprowadzenie do laboratorium komputerowego część I
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część I Wstęp Celem wprowadzenia do laboratorium
Bardziej szczegółowoPrzykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Bardziej szczegółowo2. W oknie dialogowym Choose Toolbox Items w zakładce.net Framework Components naciskamy przycisk Browse...
KORZYSTANIE Z KONTROLKI.NET LENDEVICERS232 DODAWANIE KONTROLKI DO ZBIORU KOMPONENTÓW DOSTĘPNYCH W PALECIE TOOLBOX (ŚRODOWISKA PROGRAMISTYCZNE FIRMY MICROSOFT) W środowisku programistycznym (Visual C++,
Bardziej szczegółowoCwiczenie nr 1 Pierwszy program w języku C na mikrokontroler AVR
Cwiczenie nr 1 Pierwszy program w języku C na mikrokontroler AVR Zadanie polega na napisaniu pierwszego programu w języku C, jego poprawnej kompilacji i wgraniu na mikrokontroler. W tym celu należy zapoznać
Bardziej szczegółowoxmlns:prism=http://www.codeplex.com/prism c. <ContentControl prism:regionmanager.regionname="mainregion" />
1 Tworzenie Shella a. W pierwszej kolejności tworzymy nowy projekt: WPF Application. Name: Shell SolutionName: PrismApp b. Dodajemy bibliotekę PRISM za pomocą NuGet Managera (dla.net Framework 4.5 Prism
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Bardziej szczegółowoŚrodowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna
Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna dr inż. Jarosław Sugier Ver. 10.1 a 1 Wiadomości ogólne Zintegrowane środowisko Xilinx ISE służy do pracy na wszystkich etapach przygotowania
Bardziej szczegółowoAkademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie. Technika Cyfrowa. Wprowadzenie do laboratorium komputerowego część II
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część II Wstęp W ramach zajęć przedstawione zostaną różne sposoby
Bardziej szczegółowoLaboratorium Układów Programowalnych System projektowy WebPack ISE 8.2i
PŁYTKA TESTOWA Do praktycznego testowania realizowanych projektów laboratoryjnych przeznaczona jest płytka testowa. Na płytce znajdują się dwa układy programowalne CPLD: UC1 XC9536 PC44, UC2 XC95108 PC84.
Bardziej szczegółowoLaboratorium przedmiotu Technika Cyfrowa
Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w
Bardziej szczegółowoSYNTEZA UKŁADU DWUPOŁOŻENIOWEJ REGULACJI POZIOMU CIECZY W ZBIORNIKU
Ćwiczenie SYNTEZA UKŁADU DWUPOŁOŻENIOWEJ REGULACJI POZIOMU CIECZY W ZBIORNIKU 1. CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie studentów z pracą układu dwupołożeniowej regulacji poziomu cieczy w zbiorniku.
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH. PROCESORY OSADZONE kod kursu: ETD 7211 SEMESTR ZIMOWY 2017
Politechnika Wrocławska, Wydział Elektroniki Mikrosystemów i Fotoniki Wydziałowy Zakład Metrologii Mikro- i Nanostruktur LABORATORIUM UKŁADÓW PROGRAMOWALNYCH PROCESORY OSADZONE kod kursu: ETD 7211 SEMESTR
Bardziej szczegółowoALGORYTM URUCHOMIENIA I OBSŁUGI PROGRAMU ACTIVE-HDL (zajęcia wprowadzające) Uruchomienie programu i utworzenie nowego projektu
ALGORYTM URUCHOMIENIA I OBSŁUGI PROGRAMU ACTIVE-HDL (zajęcia wprowadzające) Uruchomienie programu i utworzenie nowego projektu 1. Uruchom program Active-HDL 6.1 2. Jeśli po otwarciu nie pojawi się automatycznie
Bardziej szczegółowoMentorGraphics ModelSim
MentorGraphics ModelSim 1. Konfiguracja programu Wszelkie zmiany parametrów systemu symulacji dokonywane są w menu Tools -> Edit Preferences... Wyniki ustawień należy zapisać w skrypcie startowym systemu
Bardziej szczegółowoTworzymy projekt File->New Project->Java Application, przy czym tym razem odznaczamy create main class
Tworzymy projekt File->New Project->Java Application, przy czym tym razem odznaczamy create main class Mamy Prawym przyciskiem na default packeges I wybieramy New JFrame. Teraz pamiętajmy o podaniu jakiejś
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoTechnika Cyfrowa. Wprowadzenie do laboratorium komputerowego część II
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część II Wstęp W ramach zajęć przedstawione zostaną
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Wer
Quartus Rafał Walkowiak IIn PP Wer 1.1 10.2013 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoZałożenia projektu: Projekt ma zadanie pokazać praktyczne zastosowanie App Inventor 2, poprzez stworzenie prostej aplikacji do nauki słówek.
App Inventor II Flashcards Spis treści: 1. Opis projektu...1 2. Rozpoczęcie pracy.2 3. Projektowanie interfejsu.. 1 4. Zaprogramowanie aplikacji....2 5. Podsumowanie... 3 Część I Założenia projektu: Projekt
Bardziej szczegółowoProjektowanie układów na schemacie
Projektowanie układów na schemacie Przedstawione poniżej wskazówki mogą być pomocne przy projektowaniu układach na poziomie schematu. Stałe wartości logiczne Aby podłączyć wejście do stałej wartości logicznych
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Listopad 2017
Quartus Rafał Walkowiak IIn PP Listopad 2017 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoUkłady reprogramowalne i SoC Testbenches. Symulacja sterowana zdarzeniami.
Testbenches. Symulacja sterowana zdarzeniami. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń -
Bardziej szczegółowoRobot EPSON SCARA T3-401S
Robot EPSON SCARA T3-401S 1 Napędy robota wykorzystują silniki AC, a pomiar położenia realizowany jest za pomocą enkoderów przyrostowych. 2 3 4 Przebieg ćwiczenia: Celem ćwiczenia jest zaznajomienie się
Bardziej szczegółowoAktywności są związane z ekranem i definiują jego wygląd. Dzieje się to poprzez podpięcie do aktywności odpowiedniego widoku.
Aktywności to podstawowe elementy związane z platformą Android. Dzięki poznaniu aktywności będziesz w stanie napisać pierwszą aplikację przeznaczoną na urządzenie mobilne. Po dodaniu kontrolek możesz w
Bardziej szczegółowoProjektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx
Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowo1 Moduł Lutron HomeWorks QS
1 Moduł Lutron HomeWorks QS Moduł Lutron HomeWorks QS daje użytkownikowi Systemu możliwość współpracy oprogramowania z urządzeniami firmy Lutron serii HomeWorks QS. System Vision może używać go do odbierania
Bardziej szczegółowoLaboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie
Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoInstrukcja instalacji Asystenta Hotline
SoftVig Systemy Informatyczne Sp. z o.o. Instrukcja instalacji Asystenta Hotline Ver. 3.5 2012-06-19 2 Instrukcja obsługi programu Asystent Hotline Zawartość 1 INSTALACJA PROGRAMU 3 1.1 WARUNKI KONIECZNE
Bardziej szczegółowoInstrukcja tworzenia aplikacji bazodanowej opartej o technologię Oracle i platformę.net
Instrukcja tworzenia aplikacji bazodanowej opartej o technologię Oracle i platformę.net Aby móc uzyskaćdostęp do bazy danych z zewnętrznych aplikacji, w tym wypadku aplikacji.net, niezbędne jest wykonanie
Bardziej szczegółowoOBSŁUGA ZA POMOCĄ PROGRAMU MAMOS.EXE
OBSŁUGA ZA POMOCĄ PROGRAMU MAMOS.EXE SPIS TREŚCI 1. OBSŁUGA SENSORA IRMA ZA POMOCĄ PROGRAMU MAMOS.EXE...2 1.1. USTAWIENIE PARAMETRÓW POŁĄCZENIA Z SENSOREM...2 1.2. NAWIĄZYWANIE POŁĄCZENIA Z SENSOREM...2
Bardziej szczegółowo