DOKUMENTACJA PROJEKTU
|
|
- Janusz Staniszewski
- 7 lat temu
- Przeglądów:
Transkrypt
1 AKADEMIA GÓRNICZO-HUTNICZA w Krakowie KATEDRA ELEKTRONIKI DOKUMENTACJA PROJEKTU Projekt z przedmiotu Sprzętowa Implementacja Algorytmów: Dekoder klawiatury na PS/2 Prowadzący: Dr inż. Paweł Russek Wykonali: Bogdan Tabor Piotr Stawiarski Elektronika, IV rok AGH ]
2 1Wstęp teoretyczny Poniżej jest przedstawiony wtyk PS/2: Male (Plug) Female (Socket) 6-pin Mini-DIN (PS/2): 1-Data 2 - Not Implemented 3 - Ground 4-+5v 5-Clock 6 - Not Implemented Przy czym częstotliwość przebiegu zegarowego z klawiatury zawiera się w przedziale khz. Naciśnięcie na klawiaturze lub też jego puszczenie jest sygnalizowane poprzez wysłanie do Hosta (w naszym przypadku komputer klasy PC) sekwencji odpowiednich ramek. Sekwencje te zostały przedstawione w dołączonej do dokumentacji tabeli. Zawiera ona pary MAKE CODE oraz BREAK CODE dla każdego. MAKE CODE to ramki wysyłane przy naciśnięciu a BREAK CODE przy jego puszczeniu. Poniżej przedstawiony jest sposób wysyłania ramki DATA do Host a, w synchronizacji z opadającym zboczem zegara CLOCK (z klawiatury): Poniższe przebiegi obrazują wysłanie kodu Q (15h) (MC). Chan A odpowiada zegarowi z klawiatury natomiast Chan B przedstawia ramkę wysyłaną w synchronizacji z tym zegarem: --- Należyzauważyć, że w przypadku przytrzymywania ciągle jest wysyłany jest jego MAKE CODE.
3 2. Opis układu zaimplementowanego w module XCV300PQ240. Głównym plikiem projektu jest little.bde, jest to tzw. top, zawiera on wszystkie pliki składające się na cały program.little.bde posiada cztery wejścia, są to: KBDATA, KBCLK, CLK i RST. Dwa pierwsze wejścia to sygnały pochodzące wprost z klawiatury, która po naciśnięciu wysyła bity w ramce, transmisja ta jest synchronizowana jej własnym zegarem. Wyjściem elementu tworzą dwie magistrale wysyłające równolegle siedmiobitowe ramki sterujące wyświetlaczami segmentowymi oraz dziesięciobitowe wyjście LEDY, które ma za zadanie zapalać linijkę dziesięciu diod świecących. Pierwszy stopień to kbdecoder, jesttoukład, który czyta szeregowo podawane bity z klawiatury, bity składane są w jedenastobitowe ramki. Z jedenastobitowej ramki osiem bitów, które tworzą właściwy kod, zostają równolegle wyprowadzane. Odczytywanie bitów z wejścia KBDATA jest synchronizowane zegarem generowanym także przez klawiaturę, podawanym na wejście KBCLK. RST : in STD_LOGIC; --sygnal zerujacy KBDATA : in STD_LOGIC; --dana wysylana z klawiatury KBCLK : in STD_LOGIC; --zewn. zegar z klawiatury DATA : out STD_LOGIC_VECTOR(7 downto 0) --8 bitowe dane wyslane z klaw. Drugi stopień: decision odbiera ośmiobitową ramkę DATAIN, sprawdza czy ramka jest różna od F0 lub E0, następnie w zależności od wyniku komparacji zapisuje ramkę do rejestru FRAME1 lub FRAME2. Jeżeli ramka jest równa E0 lub F0 zapisujemy ją do odpowiedniego rejestru Frame (traktujemy jako BREAK CODE), gdy jest różna do E0 i F0 (traktujemy jako MAKE CODE). Sygnał wyjściowy OK sygnalizuje ważność danych na wyjściach FRAME1, FRAME2, aktywny jest stanem wysokim. DATAIN : in STD_LOGIC_VECTOR(7 downto 0); --8 bitowe dane wyslane z klaw. FRAME_1 : inout STD_LOGIC_VECTOR(7 downto 0); FRAME_2 : inout STD_LOGIC_VECTOR(7 downto 0); OK : inout STD_LOGIC Oprócz tego do pamiętania ramki poprzedniej w przypasku otrzymywania BREAK CODE (2 ie ramki) wykorzystywane są sygnały: signal WAIT_FOR : STD_LOGIC; signal TEMP : STD_LOGIC_VECTOR(7 downto 0); Trzeci blok ps22ascii posiada wejścia: oraz wyjścia: CLK : in STD_LOGIC; FRAME1 : in STD_LOGIC_VECTOR(7 downto 0); FRAME2 : in STD_LOGIC_VECTOR(7 downto 0); OK : in STD_LOGIC; RST :in STD_LOGIC; ASCIIO : out STD_LOGIC_VECTOR(3 downto 0); ASCIIY : out STD_LOGIC_VECTOR(3 downto 0); LEDY : out STD_LOGIC_VECTOR(9 downto 0) Na podstawie wejść FRAME1, FRAME2 i OK analizuje on swoją tablice przekodowań i na jej podstawie wysyła na swoje wyjścia ASCII,ASCII i LEDY odpowiedni
4 ciąg binarny. Ramka standardu PS/2 zostaje zamieniona na kod ASCII, duże litery i cyfry w kodzie ASCII mają odpowiedniki w postaci liczb dwucyfrowych, więc można łatwo je wizualizować na wyświetlaczach segmentowych w jakie jest wyposażony zestaw uruchomieniowy. Przekodowanie nie jest jednak typowym zapisem kodu ASCII w postaci binarnej, każda z dwóch cyfr kodowana jest oddzielnie na czterech bitach, daje to w sumie 8 bitów, cztery starsze bity podawane są na wejście dekodera ascii2seg, a młodsze cztery bity na wejścia dekodera ascii2segy. Przekodowanie realizuje proces coder, którego część zamieszczona została poniżej: coder:process(clk,rst,frame1,frame2,ok) begin if (RST='1') then ASCIIO <= "0000";-- enter your statements here -- ASCIIY <= "0000"; LEDY <= " "; elsif (CLK'event and CLK='0') then --dane sa wysylane wraz z opadajacym zboczem KBCLK if(frame1=x"1c" and FRAME2=x"00" and OK='1') then --A ASCIIo <="0110"; ASCIIY <="0101"; --65 CZTERY BITY NA 6 I CZTERY BITY NA 5 LEDY <= " "; itd dekodujemy wszystkie klawisze liter i cyfr... elsif(frame1=x"e0" or FRAME2=x"F0")then LEDY <=" ";--diody zapalone end process coder; Wykonanie instrukcji warunkowej if powoduje zdekodowanie ciągu wejściowego, fizyczne puszczenie klawiatury powoduje pojawienie się ramki F0 lub E0,zdarzenie to jest sygnalizowane zapaleniem linijki diodowej. Tym sposobem zostało rozróżnione wciśnięcie + trzymanie od wciśnięcia i puszczenia. Puszczenie sygnalizuje zapalenie się diod.
5 Poniżej została zamieszczona tabela kodówascii. Symbol Kod 0 48 C 67 O D 68 P E 69 Q F 70 R G 71 S H 72 T I 73 V J 74 U K 75 W L 76 X 88 A 65 M. 77 Y 89 B 66 N 78 Z 90 Wyjścia SEGO i SEGY są podłączone do dekoderów sterujących wyświetlaczami segmentowymi, wyjście LEDY do linijki diodowej Ascii2seg i ascii2segy to bliźniacze dekodery zamieniające kody cyfr na sygnały sterujące pracą wyświetlaczy segmentowych. Na podstawie wejścia ASCIIY wyprowadza sekwencje bitównawyjście SEGY. Zaimplementowane jest to w procesie coder1. entity ascii2segy is port( CLK : in STD_LOGIC; RST : in STD_LOGIC; ASCIIY : in STD_LOGIC_VECTOR(3 downto 0); SEGY : out STD_LOGIC_VECTOR(6 downto 0) ); end ascii2segy; architecture ascii2segy of ascii2segy is begin coder1:process(clk,rst,asciiy) begin if (RST='1') then SEGY <= " "; elsif (CLK'event and CLK='0') then if (ASCIIY="0001")then --1 SEGY <= " "; elsif (ASCIIY="0010")then --2 SEGY <= " ";. else SEGY <= " "; --with ASCIIY select end process coder1; end ascii2segy;
6 Sposób sterowania wyświetlaczem segmentowym został przedstawiony poniżej: Sygnał SEGY został doprowadzony do wejść S0-S6 tak, że najstarszy bit ramki na wyjściu SEGY odpowiada S0 itd. Drugi wyświetlacz segmentowy sterowany jest w identyczny sposób przez identyczny dekoder.
7 FORMAT DANYCH Z KLAWIATURY: NOTKA INFORMACYJNA DEKODOWANIE ASCII KLAWISZY: 0 48 C 67 O D 68 P E 69 Q F 70 R G 71 S H 72 T I 73 V J 74 U K 75 W L 76 X 88 A 65 M. 77 Y 89 B 66 N 78 Z 90 NA WYŚWIETLACZACH WYŚWIETLANY JEST KOD NACIŚNIETEGO KLAWISZA W ASCII. LINIJKA DIÓD GAŚNIE W MOMENCIE PUSZCZENIA KLAWISZA. IMPLEMENTACJA NA XSV300PQ240 BLOKI: Kbdecoder wyłapywanie 8bitów zramkiwysłanej przez klawiaturę Decision rozpoznanie rodzaju ramek: czy otrzymujemy MAKE CODE (naciśnięcie ) czy BREAK CODE (puszczenie ). Ps22ascii ramka standardu PS/2 zostaje zamieniona na kod ASCII Ascii2seg i Ascii2segy - dekodery zamieniające kody cyfr na sygnałysterujące pracą wyświetlaczy segmentowych SYGNAŁY: CLK - wejście, główny sygnał zegarowy RST - wejście, sygnał zerujący KBCLK - wejście, zegar z klawiatury ( khz) KBDATA - wejście, ramki wysyłane z klawiatury, synchronicznie z KBCLK SEGO(6:0) - wyjście, sterowanie pierwszym wyświetlaczem SEGY(6:0) - wyjście, sterowanie pierwszym wyświetlaczem LEDY(9:0) - wyjście, sterowanie linijką diód
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoKURS Hexcalcul (2) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym
KURS Hexcalcul (2) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym Dodatkowe materiały na CD Na przykładzie dosyć złożonego funkcjonalnie kalkulatora przeliczania kodu BCD na Hex, prezentujemy
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoTHE HARDWARE IMPLMENTATION OF THE PS/2 PROTOCOL ON SPARTAN 3 FPGA DEVICE IMPLEMENTACJA SPRZĘTOWA PROTOKOŁU PS/2 W UKLADZIE FPGA SPARTAN 3
Szymon Kozień IV rok Koło Naukowe Techniki Cyfrowej Dr inż. Wojciech Mysiński opiekun naukowy THE HARDWARE IMPLMTATION OF THE PS/ PROTOCOL ON SPARTAN FPGA DEVICE IMPLEMTACJA SPRZĘTOWA PROTOKOŁU PS/ W UKLADZIE
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Komunikacja z układami cyfrowymi W dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Komunikacja z układami cyfrowymi W5 30.03.2016 dr inż. Daniel Kopiec Plan wykładu 1 2 3 4 5 6 Standard komunikacji RS232 Enkoder obrotowy Wyświetlacz
Bardziej szczegółowoTechnika mikroprocesorowa. Konsola do gier
K r a k ó w 1 1. 0 2. 2 0 1 4 Technika mikroprocesorowa Konsola do gier W yk o n a l i : P r o w a d z ą c y: P a w e ł F l u d e r R o b e r t S i t k o D r i n ż. J a c e k O s t r o w s k i Opis projektu
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Bardziej szczegółowoKrzysztof Leszczyński Adam Sosnowski Michał Winiarski. Projekt UCYF
Krzysztof Leszczyński Adam Sosnowski Michał Winiarski Projekt UCYF Temat: Dekodowanie kodów 2D. 1. Opis zagadnienia Kody dwuwymiarowe nazywane często kodami 2D stanowią uporządkowany zbiór jasnych i ciemnych
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Worek różności jak dobrać się do gotowców w Spartanach? Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 kwietnia 2011 Spis treści Wbudowane
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoSystemy wbudowane. Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej. Witold Kozłowski
Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej Systemy wbudowane Witold Kozłowski Zakład Fizyki i Technologii Struktur Nanometrowych 90-236 Łódź, Pomorska 149/153 https://std2.phys.uni.lodz.pl/mikroprocesory/
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoTemat 7. Dekodery, enkodery
Temat 7. Dekodery, enkodery 1. Pojęcia: koder, dekoder, enkoder, konwerter kodu, transkoder, enkoder priorytetowy... Koderami (lub enkoderami) nazywamy układy realizujące proces zamiany informacji kodowanej
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoProjekt Koder HDB-3. Wykonali: Agnieszka Sikorska, Łukasz Kokosza EiTI Politechnika Warszawska Warszawa Projekt UCYF Koder HDB-3
Projekt Koder HDB-3 Wykonali: EiTI Politechnika Warszawska Warszawa 2005-1 1.Wstęp teoretyczny W wielokrotnych systemach o modulacji impulsowo-kodowej PCM sygnały cyfrowe są przed wysłaniem ich w linię
Bardziej szczegółowoPodstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D
AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoWyświetlacz siedmiosegmentowy
Wyświetlacz siedmiosegmentowy autorzy: Tomasz Perek Tomasz Biernat Projekt: Układ, który liczbę podaną w postaci binarnej wyświetla w systemie szesnastkowym, ósemkowym oraz dziesiętnym. Wyświetlacz siedmiosegmentowy
Bardziej szczegółowoTECHNIKA MIKROPROCESOROWA
LABORATORIUM TECHNIKA MIKROPROCESOROWA Port transmisji szeregowej USART MCS'51 Opracował: Tomasz Miłosławski 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się ze sposobami komunikacji mikrokontrolera
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoĆwiczenie 7 Matryca RGB
IMiO PW, LPTM, Ćwiczenie 7, Matryca RGB -1- Ćwiczenie 7 Matryca RGB IMiO PW, LPTM, Ćwiczenie 7, Matryca RGB -2-1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z inną oprócz RS - 232 formą szeregowej
Bardziej szczegółowoModelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA Licznik binarny Licznik binarny jest najprostszym i najpojemniejszym licznikiem. Kod 4 bitowego synchronicznego licznika binarnego
Bardziej szczegółowoUkłady sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).
Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów
Bardziej szczegółowoOdbiór i dekodowanie znaków ASCII za pomocą makiety cyfrowej. Znaki wysyłane przez komputer za pośrednictwem łącza RS-232.
Odbiór i dekodowanie znaków ASCII za pomocą makiety cyfrowej. Znaki wysyłane przez komputer za pośrednictwem łącza RS-232. Opracowanie: Andrzej Grodzki Do wysyłania znaków ASCII zastosujemy dostępny w
Bardziej szczegółowoOrganizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej
Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1
LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY Rev.1.1 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z zakresu projektowania układów kombinacyjnych oraz arytmetycznych 2. Projekty Przy
Bardziej szczegółowo4. Karta modułu Slave
sygnały na magistralę. Można wyróżnić trzy typy układów scalonych takie jak bramki o otwartym kolektorze wyjściowym, bramki trójstanowe i bramki o przeciwsobnym wzmacniaczu wyjściowym. Obciążalność prądową
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowo1.2 Schemat blokowy oraz opis sygnałów wejściowych i wyjściowych
Dodatek A Wyświetlacz LCD. Przeznaczenie i ogólna charakterystyka Wyświetlacz ciekłokrystaliczny HY-62F4 zastosowany w ćwiczeniu jest wyświetlaczem matrycowym zawierającym moduł kontrolera i układ wykonawczy
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoDodatek D. Układ współpracy z klawiaturą i wyświetlaczem 8279
Dodatek D Układ współpracy z klawiaturą i wyświetlaczem 8279 Programowany układ współpracy z klawiatura i wyświetlaczem może być wykorzystywany do automatycznej obsługi matrycy klawiszy oraz zestawu wskaźników
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoModelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Bardziej szczegółowoOpis procedur asemblera AVR
Piotr Kalus PWSZ Racibórz 10.05.2008 r. Opis procedur asemblera AVR init_lcd Plik: lcd4pro.hvr Procedura inicjuje pracę alfanumerycznego wyświetlacza LCD za sterownikiem HD44780. Wyświetlacz działa w trybie
Bardziej szczegółowoLABORATORIUM ELEKTRONIKI I TEORII OBWODÓW
POLITECHNIKA POZNAŃSKA FILIA W PILE LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW numer ćwiczenia: data wykonania ćwiczenia: data oddania sprawozdania: OCENA: 6 21.11.2002 28.11.2002 tytuł ćwiczenia: wykonawcy:
Bardziej szczegółowoPUCY Kolos 2: Reloaded
PUCY Kolos 2: Reloaded 1) Narysować schemat układu mikroprogramowalnego z licznikiem rozkazów. 2) Narysować schemat elementu ścieżki cyklicznej dla sygnału kombinacyjnego 3) Narysować schemat elementu
Bardziej szczegółowoĆwiczenie 01 - Strona nr 1 ĆWICZENIE 01
ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. Automaty stanów
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 6 (2h) Automaty stanów Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza układów cyfrowych studia niestacjonarne,
Bardziej szczegółowoInterfejsy. w systemach pomiarowych. Ryszard J. Barczyński, 2016 Materiały dydaktyczne do użytku wewnętrznego
Interfejsy w systemach pomiarowych Ryszard J. Barczyński, 2016 Materiały dydaktyczne do użytku wewnętrznego Interfejsy w systemach pomiarowych Układ (topologia) systemu pomiarowe może być układem gwiazdy
Bardziej szczegółowoUkłady Cyfrowe projekt. Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma. Opis głównych modułów sprzętowych
Michał Leśniewski Tomasz Władziński Układy Cyfrowe projekt Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma Opis głównych modułów sprzętowych Realizacja funkcji gamma entity
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoProgramowanie w językach asemblera i C
Programowanie w językach asemblera i C Mariusz NOWAK Programowanie w językach asemblera i C (1) 1 Dodawanie dwóch liczb - program Napisać program, który zsumuje dwie liczby. Wynik dodawania należy wysłać
Bardziej szczegółowoCZ1. Optymalizacja funkcji przełączających
CZ1. Optymalizacja funkcji przełączających 1. Proszę opisać słownie metodę i dokonać optymalizacji łącznej następujących funkcji (najmłodszy bit wejścia proszę oznaczyć A) : F1=SUM m(1,3,5,7,9,13,15) F2=SUM
Bardziej szczegółowoHexcalcul (1) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym
Hexcalcul (1) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym Dodatkowe materiały na CD Na przykładzie dosyć złożonego funkcjonalnie kalkulatora, chcemy zaprezentować sposób opisu strukturalnego
Bardziej szczegółowoPodstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...
Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...4 Podział układów logicznych...6 Cyfrowe układy funkcjonalne...8 Rejestry...8
Bardziej szczegółowo4.1.5 Zakładka: Monitoring GPRS. 4.1.6 Zakładka: LogicProcessor. Konfiguracja systemu.
25 aktualizacja firmware (S232TTL)! (urządzenie nie ma restartu ustawień) - w przypadku braku hasła lub jego niezgodności niemożliwy jest dostęp modemowy! - numer telefonu obiektu oraz notatka nie jest
Bardziej szczegółowoKod produktu: MP01611
CZYTNIK RFID ZE ZINTEGROWANĄ ANTENĄ, WYJŚCIE RS232 (TTL) Moduł stanowi tani i prosty w zastosowaniu czytnik RFID dla transponderów UNIQUE 125kHz, umożliwiający szybkie konstruowanie urządzeń do bezstykowej
Bardziej szczegółowoTECHNIKA MIKROPROCESOROWA II
Akademia Górniczo-Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki TECHNIKA MIKROPROCESOROWA II LAB 6 Moduł UART - współpraca z komputerem poprzez BlueTooth Mariusz Sokołowski
Bardziej szczegółowoZAKŁAD SYSTEMÓW ELEKTRONICZNYCH I TELEKOMUNIKACYJNYCH Laboratorium Podstaw Telekomunikacji WPŁYW SZUMÓW NA TRANSMISJĘ CYFROWĄ
Laboratorium Podstaw Telekomunikacji Ćw. 4 WPŁYW SZUMÓW NA TRANSMISJĘ CYFROWĄ 1. Zapoznać się z zestawem do demonstracji wpływu zakłóceń na transmisję sygnałów cyfrowych. 2. Przy użyciu oscyloskopu cyfrowego
Bardziej szczegółowo(przykład uogólniony)
Serial Peripheral Interface (przykład uogólniony) Brak standardu. Inne stosowane nazwy: Synchronous Serial Port (SSP), 4 wire SSI (Synchronous Serial Interface, Texas Instrument), Microwire (National Semiconductor).
Bardziej szczegółowoProgramowanie mikrokontrolerów 2.0
Programowanie mikrokontrolerów 2.0 Sterowanie podczerwienią, zaawansowane tryby liczników Marcin Engel Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 8 grudnia 2016 Sterowanie podczerwienią
Bardziej szczegółowoInstrukcje sekwencyjne
nstrukcje sekwencyjne nstrukcje sekwencyjne są stosowane w specyfikacji behawioralnej (behavioral description) rzede wszystkim w tzw. procesach (process) roces nstrukcja F nstrukcja CASE Z 1 rocesy Konstrukcja
Bardziej szczegółowoSynteza strukturalna
Synteza strukturalna Analizując algorytm pracy układu opisany siecią działań dobiera się: bloki funkcjonalne służące do przechowywania zmiennych, bloki operacyjne służące do wykonywania operacji występujących
Bardziej szczegółowoLiczniki, rejestry lab. 07 Układy sekwencyjne cz. 1
Liczniki, rejestry lab. 07 Układy sekwencyjne cz. 1 PODSTAWY TECHNIKI CYFROWEJ I MIKROPROCESOROWEJ EIP KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA
Bardziej szczegółowoElementy struktur cyfrowych. Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych.
Elementy struktur cyfrowych Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych. Magistrale W układzie bank rejestrów służy do przechowywania danych. Wybór źródła
Bardziej szczegółowointerfejs szeregowy wyświetlaczy do systemów PLC
LDN SBCD interfejs szeregowy wyświetlaczy do systemów PLC SEM 08.2003 Str. 1/5 SBCD interfejs szeregowy wyświetlaczy do systemów PLC INSTRUKCJA OBSŁUGI Charakterystyka Interfejs SBCD w wyświetlaczach cyfrowych
Bardziej szczegółowoĆw. 7: Układy sekwencyjne
Ćw. 7: Układy sekwencyjne Wstęp Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną następujące układy
Bardziej szczegółowoElementy struktur cyfrowych. Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych.
Elementy struktur cyfrowych Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych. Magistrale W układzie bank rejestrów do przechowywania danych. Wybór źródła danych
Bardziej szczegółowoRealizacja stopera na układzie Spartan-II przy uŝyciu pakietu Xilinx ISE
Grzegorz Pietrzak (133329) Jacek Symonowicz (133375) Wrocław, dnia 11 stycznia 2007 Realizacja stopera na układzie Spartan-II przy uŝyciu pakietu Xilinx ISE Kurs: Układy cyfrowe (2), projekt Prowadzący:
Bardziej szczegółowoĆwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia
Ćwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia Poznanie zasad działania układów koderów. Budowanie koderów z podstawowych bramek logicznych i układu scalonego Czytanie schematów elektronicznych,
Bardziej szczegółowoProjektowanie w VHDL
Projektowanie w VHDL powtórka wiadomości o języku VHDL słowa zastrzeżone typy danych, deklaracje obiektów instrukcje współbieżne i sekwencyjne pętle for, while typowe bloki układów cyfrowych przykłady
Bardziej szczegółowoInterfejsy komunikacyjne pomiary sygnałów losowych i pseudolosowych. Instrukcja do ćwiczenia laboratoryjnego
Interfejsy komunikacyjne pomiary sygnałów losowych i pseudolosowych Instrukcja do ćwiczenia laboratoryjnego opracował: Łukasz Buczek 05.2015 rev. 05.2018 1 1. Cel ćwiczenia Doskonalenie umiejętności obsługi
Bardziej szczegółowoProgramowany układ czasowy
Programowany układ czasowy Zbuduj na płycie testowej ze Spartanem-3A prosty ośmiobitowy układ czasowy pracujący w trzech trybach. Zademonstruj jego działanie na ekranie oscyloskopu. Projekt z Języków Opisu
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy synchroniczne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 26 października 2015 Co to jest układ sekwencyjny? W układzie sekwencyjnym,
Bardziej szczegółowoOpis układów wykorzystanych w aplikacji
Opis układów wykorzystanych w aplikacji Układ 74LS164 jest rejestrem przesuwnym służącym do zamiany informacji szeregowej na równoległą. Układ, którego symbol logiczny pokazuje rysunek 1, posiada dwa wejścia
Bardziej szczegółowoLogiczny model komputera i działanie procesora. Część 1.
Logiczny model komputera i działanie procesora. Część 1. Klasyczny komputer o architekturze podanej przez von Neumana składa się z trzech podstawowych bloków: procesora pamięci operacyjnej urządzeń wejścia/wyjścia.
Bardziej szczegółowoMikrokontrolery AVR Wprowadzenie
Mikrokontrolery AVR Wprowadzenie Komunikacja z otoczeniem mikrokontrolera Każdy z mikrokontrolerów posiada pewna liczbę wyprowadzeń cyfrowych które służą do wprowadzania i odbierania informacji z mikrokontrolera.
Bardziej szczegółowoUkłady kombinacyjne. cz.2
Układy kombinacyjne cz.2 Układy kombinacyjne 2/26 Kombinacyjne bloki funkcjonalne Kombinacyjne bloki funkcjonalne - dekodery 3/26 Dekodery Są to układy zamieniające wybrany kod binarny (najczęściej NB)
Bardziej szczegółowoArchitektura systemów komputerowych Laboratorium 13 Symulator SMS32 Operacje na bitach
Marcin Stępniak Architektura systemów komputerowych Laboratorium 13 Symulator SMS32 Operacje na bitach 1. Informacje Matematyk o nazwisku Bool wymyślił gałąź matematyki do przetwarzania wartości prawda
Bardziej szczegółowoCzęść 3. Układy sekwencyjne. Układy sekwencyjne i układy iteracyjne - grafy stanów TCiM Wydział EAIiIB Katedra EiASPE 1
Część 3 Układy sekwencyjne Układy sekwencyjne i układy iteracyjne - grafy stanów 18.11.2017 TCiM Wydział EAIiIB Katedra EiASPE 1 Układ cyfrowy - przypomnienie Podstawowe informacje x 1 x 2 Układ cyfrowy
Bardziej szczegółowoElementy struktur cyfrowych. Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych.
Elementy struktur cyfrowych Magistrale, układy iterowane w przestrzeni i w czasie, wprowadzanie i wyprowadzanie danych. PTC 2015/2016 Magistrale W układzie cyfrowym występuje bank rejestrów do przechowywania
Bardziej szczegółowoDVR KEYB v1.4. Interfejs PS-2 do rejestratorów DVR
DVR KEYB v14 Interfejs PS-2 do rejestratorów DVR DVR-KEYB jest prostym urządzeniem, umożliwiającym podłączenie dowolnej klawiatury komputerowej (PS-2) do cyfrowych rejestratorów wideo Konstrukcja oparta
Bardziej szczegółowoAutomatyzacja i robotyzacja procesów produkcyjnych
Automatyzacja i robotyzacja procesów produkcyjnych Instrukcja laboratoryjna Technika cyfrowa Opracował: mgr inż. Krzysztof Bodzek Cel ćwiczenia. Celem ćwiczenia jest zapoznanie studenta z zapisem liczb
Bardziej szczegółowoKod produktu: MP01611-ZK
ZAMEK BEZSTYKOWY RFID ZE ZINTEGROWANĄ ANTENĄ, WYJŚCIE RS232 (TTL) Moduł stanowi gotowy do zastosowania bezstykowy zamek pracujący w technologii RFID dla transponderów UNIQUE 125kHz, zastępujący z powodzeniem
Bardziej szczegółowoRSD Uniwersalny rejestrator danych Zaprojektowany do pracy w przemyśle
Uniwersalny rejestrator danych pochodzących z portu szeregowego RS 232 Uniwersalny rejestrator danych Zaprojektowany do pracy w przemyśle - UNIWERSALNY REJESTRATOR DANYCH Max. 35 GB pamięci! to nowoczesne
Bardziej szczegółowof we DZIELNIKI I PODZIELNIKI CZĘSTOTLIWOŚCI Dzielnik częstotliwości: układ dający impuls na wyjściu co P impulsów na wejściu
DZIELNIKI I PODZIELNIKI CZĘSTOTLIWOŚCI Dzielnik częstotliwości: układ dający impuls na wyjściu co P impulsów na wejściu f wy f P Podzielnik częstotliwości: układ, który na każde p impulsów na wejściu daje
Bardziej szczegółowoZygmunt Kubiak Instytut Informatyki Politechnika Poznańska
Zygmunt Kubiak Instytut Informatyki Politechnika Poznańska Interfejsy można podzielić na synchroniczne (oddzielna linia zegara), np. I 2 C, SPI oraz asynchroniczne, np. CAN W rozwiązaniach synchronicznych
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza układów sekwencyjnych W3 7.03.2018 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Zmiany w terminach Plan wykładu 1 2 3 4 5 6 Ciekawostki
Bardziej szczegółowoProjektowanie złożonych układów cyfrowych
rojektowanie złożonych układów cyfrowych Mariusz Rawski rawski@tele.pw.edu.pl www.zpt.tele.pw.edu.pl/~rawski/ Mariusz Rawski 1 Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury
Bardziej szczegółowoKOMUNIKACJA Z OTOCZENIEM MIKROKONTROLERA
Mikrokontrolery AVR KOMUNIKACJA Z OTOCZENIEM MIKROKONTROLERA Wyprowadzenia Każdy z mikrokontrolerów posiada pewną liczbę wyprowadzeń cyfrowych które służą do wprowadzania i odbierania informacji z mikrokontrolera.
Bardziej szczegółowoPodstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów. Rafał Walkowiak Wersja /2015
Podstawowe moduły układów cyfrowych układy sekwencyjne cz.2 Projektowanie automatów synchronicznych Rafał Walkowiak Wersja.2 24/25 UK Funkcje wzbudzeń UK Funkcje wzbudzeń Pamieć Pamieć UK Funkcje wyjściowe
Bardziej szczegółowoImplementacja algorytmu szyfrującego
Warszawa 25.01.2008 Piotr Bratkowski 4T2 Przemysław Tytro 4T2 Dokumentacja projektu Układy Cyfrowe Implementacja algorytmu szyfrującego serpent w układzie FPGA 1. Cele projektu Celem projektu jest implementacja
Bardziej szczegółowo