Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
|
|
- Adam Grabowski
- 6 lat temu
- Przeglądów:
Transkrypt
1 Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych
2 SPIS TREŚCI 1. Wymagania Przebieg ćwiczenia Przykład projektowy Realizacja transkodera w języku VHDL Zadania Podsumowanie Literatura...14
3 1. WYMAGANIA Wykonanie ćwiczenia obejmującego temat koderów, dekoderów oraz transkoderów wymaga od studenta znajomości: kodów typu 1 z n, kodu Graya, kodu BCD, projektowania układów kombinacyjnych przy pomocy znanych metod, zasad działania wyświetlacza siedmiosegmentowego LED, podstaw posługiwania się narzędziem Xilinx ISE, a w szczególności tworzenia projektu opartego na schemacie, wykonania operacji implementacji, przeprowadzenia symulacji opartej na jednostce testowej (ang. test bench) implementowanej w języku VHDL. 2. PRZEBIEG ĆWICZENIA W warstwie merytorycznej niniejszego ćwiczenia wykorzystywane są ponownie układy kombinacyjne, których przykładem są kodery, dekodery i transkodery. Układy te stanowią istotną podgrupę układów logicznych, która jest szeroko wykorzystywana w różnych obszarach techniki cyfrowej. Kodery oznaczają układy, których zadaniem jest konwersja kodu typu 1 z n na kod binarny, dekodery zaś pełnią funkcję odwrotną. Zadaniem natomiast transkoderów jest zamiana jednego kodu na inny, przy czym zarówno kod wejściowy jak wyjściowy nie jest kodem typu 1 z n. Zakres ćwiczenia obejmuje wszystkie etapy projektowania, z którymi uczestnicy laboratoriów mogli zetknąć się do tej pory. Nowym, lecz niezwykle istotnym elementem jest zapis projektu w postaci kodu VHDL oraz synteza i implementacja projektu w konkretnej platformie sprzętowej PRZYKŁAD PROJEKTOWY Zadanie Zaprojektuj, wykonaj symulację oraz zaimplementuj i przetestuj w układzie rzeczywistym czterobitowy transkoder kodu binarnego na kod Graya. Tabela 1: Tablica przejść ilustrująca działanie licznika Liczba dziesiętna x 3 x 2 x 1 x 0 y 3 y 2 y 1 y Strona 3 z 14
4 Tablica prawdy dla jednej z możliwych postaci transkodera kodu binarnego na kod Graya została przedstawiona w tabeli 1. Klasyczne podejście do zagadnienia projektowania układu transkodera jako układu kombinacyjnego wymaga wyznaczenia tylu funkcji logicznych, ile wyjść powinien posiadać projektowany układ. Korzystając z tradycyjnych metod minimalizacji funkcji logicznych można otrzymać zbiór funkcji boolowskich dla poszczególnych wyjść układu transkodera. Tabela 2: Tablica Karnaugh dla funkcji y 3 x 3 x 2 x 1 x y 3 = x 3 Tabela 3: Tablica Karnaugh dla funkcji y 2 x 3 x 2 x 1 x y 2 = x3x2 x3 x2 = x2 x3 Tabela 4: Tablica Karnaugh dla funkcji y 1 x 3 x 2 x 1 x y 1 = x1x2 x1 x2 = x1 x2 Tabela 5: Tablica Karnaugh dla funkcji y 0 x 1 x 0 x 3 x y 0 = x1x0 x1 x0 = x0 x1 Strona 4 z 14
5 Wpisując wartości funkcji z tablicy prawdy do tablic Karnaugh otrzymujemy zestaw tabel oraz odpowiadających im wyrażeń boolowskich przedstawionych w tabelach 2 5. Realizacja układowa wynikająca wprost z powyższych równań przedstawiona została na rys. 1. Bufor, który znajduje się pomiędzy sygnałem wyjściowym y 3 a sygnałem wejściowym x 3 pełni funkcję techniczną (separującą). Rys. 1. Schemat układu realizującego zamianę kodu binarnego na kod Graya 2.2. REALIZACJA TRANSKODERA W JĘZYKU VHDL Projekt transkodera może być równie dobrze zrealizowany nie tylko w postaci schematu, ale także w postaci kodu w języku VHDL. Kod taki jest zresztą ogniwem pośrednim pomiędzy schematem, a postacią wynikową projektu czyli bezpośrednią implementacją w strukturze sprzętowej. Z przeprowadzonych uprzednio ćwiczeń laboratoryjnych wiadomo, w jaki sposób można zapoznać się ze strukturą kodu VHDL, stanowiącą realizację wprowadzonego schematu (rys. 2). Rys. 2. Uruchomienie podglądu kodu VHDL projektowanego układu Fragment kodu odpowiadającego za realizację schematu transkodera przedstawiono na wydruku 1. Styl (sposób) konstrukcji tego kodu określany jest jako strukturalny, ponieważ opisuje precyzyjnie komponenty, które wchodzą w skład projektu oraz definiuje połączenia pomiędzy nimi. Z punktu widzenia zastosowania konstrukcji języka VHDL należy zwrócić uwagę na główne elementy konstrukcji kodu: Strona 5 z 14
6 entity jednostka projektowa, w której zdefiniowany jest interfejs zewnętrzny układu, czyli jego wejścia oraz wyjścia, architecture ciało architektury, które określa sposób działania układu o zdefiniowanym wyżej interfejsie. Znajdują się tutaj także deklaracje elementów (component), wykorzystywane do konstrukcji układu oraz połączenia pomiędzy tymi komponentami (pomiędzy słowami kluczowymi begin i end), które realizowane są z kolei na zasadzie mapowania portów czyli sygnałów zewnętrznych na wejścia poszczególnych funktorów (komponentów) oraz mapowania wyjść funktorów na wyjścia całego układu. entity tc8a is port ( x0 : in std_logic; x1 : in std_logic; x2 : in std_logic; x3 : in std_logic; y0 : out std_logic; y1 : out std_logic; y2 : out std_logic; y3 : out std_logic); end tc8a; architecture BEHAVIORAL of tc8a is attribute BOX_TYPE : string ; component XOR2 port ( I0 : in std_logic; I1 : in std_logic; O : out std_logic); end component; attribute BOX_TYPE of XOR2 : component is "BLACK_BOX"; component BUF port ( I : in std_logic; O : out std_logic); end component; attribute BOX_TYPE of BUF : component is "BLACK_BOX"; begin XLXI_1 : XOR2 port map (I0=>x2, I1=>x3, O=>y2); XLXI_2 : XOR2 port map (I0=>x1, I1=>x2, O=>y1); XLXI_3 : XOR2 port map (I0=>x0, I1=>x1, O=>y0); XLXI_4 : BUF port map (I=>x3, O=>y3); end BEHAVIORAL; Wydruk 1: Fragment automatycznie utworzonego kodu VHDL transkodera Znając zasady kodowania VHDL możliwe jest zapisanie projektu bezpośrednio w postaci kodu z pominięciem schematu. Forma kodu strukturalnego wymaga jednak dokładnej znajomości budowy układu na takim samym poziomie, jak przy użyciu schematu. Styl taki jest również niezwykle przydatny w przypadku rozbudowanych, wieloplikowych projektów, umożliwiających realizację struktur hierarchicznych w przejrzysty sposób. Inne podejście do projektowania za pomocą VHDL polega na wykorzystaniu równań boolowskich określających sposób działania układu lub niemal bezpośrednie użycie tablicy prawdy (w przypadku układów kombinacyjnych). W obu przypadkach konieczne jest utworzenie nowego projektu, w którym plik nadrzędny projektu posiada typ HDL (rys. 3). Strona 6 z 14
7 Następnie postępujemy analogicznie jak w przypadku poprzednich ćwiczeń, z tym że w przypadku dodawania nowego pliku źródłowego, należy ustawić jego typ jako VHDL Module (rys. 4). Rys. 3. Okno kreatora nowego projektu z ustawionym typem źródła nadrzędnego (HDL) Rys. 4. Okno kreatora nowego pliku źródłowego z typem ustawionym na moduł VHDL W kolejnym etapie tworzenia nowego źródła na ekranie pojawi się okno kreatora nowego źródła, w którym można zdefiniować interfejs zewnętrzny poprzez specyfikację wejść i wyjść. Efektem działania kreatora po wprowadzeniu wejść i wyjść będzie szablon kodu VHDL. Szablon ten zawierać będzie wygenerowaną automatycznie jednostkę projektową oraz skojarzoną z nią architekturę wewnętrzną. Strona 7 z 14
8 Rys. 5. Specyfikacja wejść i wyjść w oknie kreatora modułu VHDL Fragment kodu modułu VHDL, który powstał w wyniku działania kreatora pliku źródłowego został przedstawiony na wydruku 2. Zadaniem projektanta jest napisanie fragmentu kodu pomiędzy słowami kluczowymi begin oraz end. entity tc8b is Port ( x3 : in STD_LOGIC; x2 : in STD_LOGIC; x1 : in STD_LOGIC; x0 : in STD_LOGIC; y3 : out STD_LOGIC; y2 : out STD_LOGIC; y1 : out STD_LOGIC; y0 : out STD_LOGIC); end tc8b; architecture Behavioral of tc8b is begin -- TUTAJ WSTAW KOD Z WYDRUKU NR 3 end Behavioral; Wydruk 2: Fragment automatycznie wygenerowane szablonu VHDL Jedno z możliwych rozwiązań polega na opisaniu architektury za pomocą równań boolowskich, przedstawionych na początku niniejszego podrozdziału. Zatem fragment kodu, który należy wstawić do pliku źródłowego we wskazanym miejscu może mieć postać jak na wydruku 3. y3 <= x3; y2 <= x3 XOR x2; y1 <= x2 XOR x1; y0 <= x1 XOR x0; Wydruk 3: Opis architektury transkodera za pomocą równań boolowskich W tym momencie projekt jest już opisany za pomocą języka VHDL i możliwe jest przeprowadzenie symulacji działania układu w znany już sposób. Ponieważ jednak celem niniejszego ćwiczenia jest fizyczna implementacja układu w strukturze rekonfigurowalnej, przedstawione zostaną Strona 8 z 14
9 dalsze kroki, które należy wykonać, aby powiązać deklaracje interfejsu w języku VHDL z fizycznymi wyprowadzeniami układu i zasobami sprzętowymi zestawu uruchomieniowego. W tym celu należy uruchomić narzędzie Floorplan IO (rys. 6). Rys. 6. Uruchomienie narzędzia Floorplan IO Jeśli w danym projekcie narzędzie to jest uruchamiane po raz pierwszy, na ekranie pojawi się komunikat z pytaniem o dodanie pliku UCF (User Constraint File) do projektu. W pliku tym definiowane są własności poszczególnych wejść i wyjść układu, które są wykorzystywane w projekcie. Na pytanie w oknie dialogowym należy odpowiedzieć twierdząco (rys 7). Rys. 7. Okno potwierdzenia utworzenia pliku UCF W jednym z okien programu Xilinx PACE Design Object List I/O Pins (rys. 8) należy przypisać poszczególnym nazwom portów I/O numery wyprowadzeń zgodne z wykorzystywaną platformą uruchomieniową. Na rys. 8 w odpowiednich polach wpisano numery portów zgodne z płytką SK-CRII- L-G (Xilinx CoolRunner-II CPLD Starter Kit). Numery wyprowadzeń dostępne są w dokumentacji do zestawu uruchomieniowego, umieszczone są także na płytce drukowanej w pobliżu elementów wykorzystywanych w zadaniu. Jako wejścia x 3 i x 2 użyte zostały przełączniki (ang. switches) o wyprowadzeniach odpowiednio 124 i 39, zaś jako wejścia x 1 oraz x 0 zastosowano przyciski (ang. push buttons) o wyprowadzeniach 94 oraz 143. Z kolei wyjścia przypisane zostały do diod LED w kolejności y 3, y 2, y 1, y 0 o wyprowadzeniach 64, 66, 68 oraz 69. Po wprowadzeniu numerów portów należy zamknąć program Xilinx PACE zapisując jednocześnie plik UCF. Strona 9 z 14
10 Rys. 8. Okno przypisania wyprowadzeń do poszczególnych portów Po wykonaniu przypisania numerów wyprowadzeń do poszczególnych portów wykonaj operację implementacji obejmującą proces syntezy, translacji, rozmieszczenia i generowania pliku wynikowego dla układu transkodera klikając dwukrotnie gałąź Implement Design w oknie Design (rys. 9). Rezultatem implementacji jest plik wynikowy z rozszerzeniem.jed, który powinien zostać umieszczony w głównym folderze projektu. Rys. 9. Uruchomienie implementacji Jeśli implementacja zostanie zakończona sukcesem, można przystąpić do zaprogramowania (konfigurowania) układu CPLD w zestawie uruchomieniowym. W tym celu należy uruchomić program ExPort (Menu Start Programy Digilent Adept). Ogólny wygląd płytki testowej przedstawiono na rys. 10. UWAGA: W trakcie pracy z zestawem uruchomieniowym należy zachować SZCZEGÓLNĄ OSTROŻNOŚĆ! Pod żadnym pozorem nie należy dotykać podzespołów zestawu przedmiotami zawierającymi metalowe elementy! W razie jakichkolwiek wątpliwości co do obsługi zestawu należy zwrócić się o wskazówki do prowadzącego zajęcia! Jeśli zestaw uruchomieniowy jest podłączony do komputera za pomocą przewodu USB należy wcisnąć przycisk Initialize Chain. Okno programu ExPort powinno zawierać symbol układu CPLD (rys. 11). Następnie za pomocą przycisku Browse należy odszukać w głównym folderze projektu plik Strona 10 z 14
11 konfiguracyjny i uruchomić proces konfiguracji przyciskiem Program Chain. Po skonfigurowaniu układu powinien on być gotowy do działania. Rys. 10. Płyta uruchomieniowa CoolRunner II Starter Kit [4]. Rys. 11. Okno programu ExPort Inny sposób realizacji omawianego transkodera może wykorzystywać instrukcje with... select. Zastosowanie tej instrukcji pozwala na zaprojektowanie układu bez podawania równań Strona 11 z 14
12 boolowskich, w zamian za to konieczne jest wyspecyfikowanie wszystkich możliwych kombinacji transkodera. 01 architecture Behavioral of tc8b is 02 signal WE,WY : STD_LOGIC_VECTOR(3 downto 0); 03 begin 04 WE <= x3 & x2 & x1 & x0; 05 with WE select 06 WY <= "0000" when "0000", 07 "0001" when "0001", 08 "0011" when "0010", 09 "0010" when "0011", 10 "0110" when "0100", 11 "0111" when "0101", 12 "0101" when "0110", 13 "0100" when "0111", 14 "1100" when "1000", 15 "1101" when "1001", 16 "1111" when "1010", 17 "1110" when "1011", 18 "1010" when "1100", 19 "1011" when "1101", 20 "1001" when "1110", 21 "1000" when "1111", 22 "0000" when others; 23 y3 <= WY(3); 24 y2 <= WY(2); 25 y1 <= WY(1); 26 y0 <= WY(0); end Behavioral; Wydruk 4: Opis architektury transkodera za pomocą instrukcji with... select Przykładowy kod całej architektury podano na wydruku 4. Pewnego komentarza wymaga deklaracja struktury signal (linia nr 02). W ramach architektury sygnały pełnią funkcję wewnętrznych portów. Można do nich przypisywać wartości portów zewnętrznych (wejściowych), można wykonywać operacje oraz można przypisywać wartości sygnałów do portów wyjściowych. Ponieważ w projekcie transkodera wykorzystano niezależne zmienne x 3, x 2, x 1 oraz x 0, to operowanie na nich z punktu widzenia instrukcji with... select nie jest zbyt wygodne. Wprowadzony został zatem typ tablicowy (STD_LOGIC_VECTOR) o szerokości czterech bitów w celu kompaktowej reprezentacji wektora wejściowego i wyjściowego. Aby możliwe było operowanie na wektorze WE, konieczne jest zatem złożenie wektora z pojedynczych zmiennych za pomocą operatora konkatenacji & (linia 04), dzięki czemu może on zostać wykorzystany w instrukcji with... select. Z tego samego powodu użyty został wektor WY, którego elementy w efekcie muszą zostać przypisane do konkretnych portów wyjściowych (linie 23 26). 3. ZADANIA Zadanie 1 Wykonaj implementację i przetestuj układ wykonany na podstawie kodu z wydruku 2 i 3. Zadanie 2 Wykonaj implementację i przetestuj układ wykonany na podstawie kodu z wydruku 4 Zadanie 3 Zaprojektuj i zaimplementuj transkoder kodu BCD na kod wyświetlacza siedmiosegmentowego. Strona 12 z 14
13 WSKAZÓWKI DO ZADANIA 3 Do wykonania zadania nr 3 niezbędna jest znajomość budowy wyświetlacza siedmiosegmentowego. Wyświetlacz taki składa się z siedmiu diod typu LED umieszczonych we wspólnej obudowie w taki sposób, że tworzą one cyfrę 8. Poszczególne segmenty oznaczane są literami alfabetu od a do g (rys. 12). Dodatkowo wyświetlacz może zawierać kropkę dziesiętną ( dp, ang. decimal point). Wszystkie diody posiadają wspólne zasilanie, przy czym wyświetlacze wykonywane są w wersjach ze wspólną anodą lub ze wspólną katodą. Z rodzaju wyświetlacza wynika sposób polaryzacji poszczególnych wyprowadzeń. W wykorzystywanym zestawie uruchomieniowym wyświetlacze posiadają wspólną anodę, zatem włączenie wyświetlacza wymaga podania sygnału niskiego na odpowiednie wyprowadzenie układu CPLD, co w konsekwencji powoduje włączenie odpowiedniego tranzystora bipolarnego pnp i doprowadzenie napięcia zasilającego na wspólne wyprowadzenia poszczególnych diod. Rys. 12. Oznaczenia segmentów wyświetlacza siedmiosegmentowego Aby na wyświetlaczu możliwe było przedstawienie poszczególnych cyfr, konieczne jest przyporządkowanie kolejnym kombinacjom binarnym ustawionym za pomocą przełączników i przycisków odpowiednich kombinacji włączenia/wyłączenia poszczególnych segmentów. Zapalenie danego segmentu wymaga, zgodnie z rys. 13, ustalenia stanu niskiego na katodach diod (wyprowadzenia CA CG oraz DP) i stanu niskiego na wyprowadzeniu AN1 (w zadaniu wykorzystany zostanie tylko jeden wyświetlacz). Na rys. 13 podano także numery wyprowadzeń odpowiadających poszczególnym elementom zestawu uruchomieniowego, które należy wykorzystać w projekcie na etapie przypisywania zmiennych VHDL do fizycznych portów w układzie rzeczywistym. Rys. 13. Szczegółowy schemat podłączenia urządzeń peryferyjnych do układu CoolRunner II [5] Strona 13 z 14
14 Uwzględniając powyższe wskazówki należy wyznaczyć tablicę prawdy dla transkodera kodu binarnego lub BCD na kod wyświetlacza siedmiosegmentowego zgodnie z szablonem sprawozdania, a następnie utworzyć nowy projekt w środowisku Xilinx ISE i opisać transkoder w języku VHDL na podstawie wydruków omówionych w niniejszej instrukcji. Po syntezie oraz implementacji projektu należy wykonać testowanie układu w zestawie uruchomieniowym. Należy także zwrócić uwagę, aby w projekcie przewidziany został sygnał, który spowoduje doprowadzenie napięcia (włączenie) do jednego z czterech wyświetlaczy dostępnych na płytce uruchomieniowej. 4. PODSUMOWANIE W wyniku przeprowadzonego ćwiczenia, a także ćwiczeń poprzednich student powinien nabyć bądź utrwalić następujące umiejętności: projektowanie dowolnych koderów, dekoderów i transkoderów, posługiwanie się zestawami uruchomieniowymi zawierającymi układy rekonfigurowalne CPLD, posługiwanie się narzędziem Xilinx ISE w zakresie syntezy sprzętu na platformie rekonfigurowalnej CPLD. 5. LITERATURA [1] Kalisz J.: Podstawy elektroniki cyfrowej, WNT, Warszawa 1999 [2] Mano M. M., Kime Ch. R.: Podstawy projektowania układów logicznych i komputerów, WNT, Warszawa, [3] Pieńkos J., Turczyński J.: Układy scalone TTL w systemach cyfrowych, WKŁ, Warszawa 1986 [4] Wilkinson B.: Układy Cyfrowe, WKŁ, Warszawa 2000 [5] Xilinx: CoolRunner-II Evaluation Board Reference Manual, 2008, ( support/documentation/boards_and_kits/ug501.pdf, dostęp: marzec 2011). [6] Zwoliński M., Projektowanie układów cyfrowych z wykorzystaniem języka VHDL, WKŁ, Warszawa 2002 Strona 14 z 14
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoTechnika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoBramki logiczne Instrukcja do ćwiczeń laboratoryjnych
Bramki logiczne Instrukcja do ćwiczeń laboratoryjnych. WSTĘP Celem ćwiczenia jest zapoznanie się z podstawowymi sposobami projektowania układów cyfrowych o zadanej funkcji logicznej, na przykładzie budowy
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoTranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoĆwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia
Ćwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia Poznanie zasad działania układów koderów. Budowanie koderów z podstawowych bramek logicznych i układu scalonego Czytanie schematów elektronicznych,
Bardziej szczegółowoProgramowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoTechnika cyfrowa i mikroprocesorowa. Zaliczenie na ocenę. Zaliczenie na ocenę
I. KARTA PRZEDMIOTU Nazwa przedmiotu/modułu: Nazwa angielska: Kierunek studiów: Poziom studiów: Profil studiów: Jednostka prowadząca: Technika cyfrowa i mikroprocesorowa Edukacja techniczno-informatyczna
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoPrzykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoWygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Bardziej szczegółowoParametryzacja przetworników analogowocyfrowych
Parametryzacja przetworników analogowocyfrowych wersja: 05.2015 1. Cel ćwiczenia Celem ćwiczenia jest zaprezentowanie istoty działania przetworników analogowo-cyfrowych (ADC analog-to-digital converter),
Bardziej szczegółowoBADANIE UKŁADÓW CYFROWYCH. CEL: Celem ćwiczenia jest poznanie właściwości statycznych układów cyfrowych serii TTL. PRZEBIEG ĆWICZENIA
BADANIE UKŁADÓW CYFROWYCH CEL: Celem ćwiczenia jest poznanie właściwości statycznych układów cyfrowych serii TTL. PRZEBIEG ĆWICZENIA 1. OGLĘDZINY Dokonać oględzin badanego układu cyfrowego określając jego:
Bardziej szczegółowoĆwiczenie 1 Program Electronics Workbench
Systemy teleinformatyczne Ćwiczenie Program Electronics Workbench Symulacja układów logicznych Program Electronics Workbench służy do symulacji działania prostych i bardziej złożonych układów elektrycznych
Bardziej szczegółowoTemat 7. Dekodery, enkodery
Temat 7. Dekodery, enkodery 1. Pojęcia: koder, dekoder, enkoder, konwerter kodu, transkoder, enkoder priorytetowy... Koderami (lub enkoderami) nazywamy układy realizujące proces zamiany informacji kodowanej
Bardziej szczegółowoĆwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia
Ćwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia Zapoznanie się z techniką połączenia za pośrednictwem interfejsu. Zbudowanie
Bardziej szczegółowoĆwiczenie 28. Przy odejmowaniu z uzupełnieniem do 2 jest wytwarzane przeniesienie w postaci liczby 1 Połówkowy układ
Temat: Układy odejmujące połówkowe i pełne. Cel ćwiczenia Ćwiczenie 28 Poznanie teorii uzupełniania. Budowanie układów odejmujących połówkowych pełnych. Czytanie schematów elektronicznych, przestrzeganie
Bardziej szczegółowodokument DOK 02-05-12 wersja 1.0 www.arskam.com
ARS3-RA v.1.0 mikro kod sterownika 8 Linii I/O ze zdalną transmisją kanałem radiowym lub poprzez port UART. Kod przeznaczony dla sprzętu opartego o projekt referencyjny DOK 01-05-12. Opis programowania
Bardziej szczegółowoBadanie układów średniej skali integracji - ćwiczenie Cel ćwiczenia. 2. Wykaz przyrządów i elementów: 3. Przedmiot badań
adanie układów średniej skali integracji - ćwiczenie 6. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi układami SSI (Średniej Skali Integracji). Przed wykonaniem ćwiczenia należy zapoznać
Bardziej szczegółowoProjektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoInwerter logiczny. Ilustracja 1: Układ do symulacji inwertera (Inverter.sch)
DSCH2 to program do edycji i symulacji układów logicznych. DSCH2 jest wykorzystywany do sprawdzenia architektury układu logicznego przed rozpoczęciem projektowania fizycznego. DSCH2 zapewnia ergonomiczne
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoKonfiguracja i programowanie sterownika GE Fanuc VersaMax z modelem procesu przepływów i mieszania cieczy
Ćwiczenie V LABORATORIUM MECHATRONIKI IEPiM Konfiguracja i programowanie sterownika GE Fanuc VersaMax z modelem procesu przepływów i mieszania cieczy Zał.1 - Działanie i charakterystyka sterownika PLC
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoWyświetlacz siedmiosegmentowy
Wyświetlacz siedmiosegmentowy autorzy: Tomasz Perek Tomasz Biernat Projekt: Układ, który liczbę podaną w postaci binarnej wyświetla w systemie szesnastkowym, ósemkowym oraz dziesiętnym. Wyświetlacz siedmiosegmentowy
Bardziej szczegółowoĆwiczenie 26. Temat: Układ z bramkami NAND i bramki AOI..
Temat: Układ z bramkami NAND i bramki AOI.. Ćwiczenie 26 Cel ćwiczenia Zapoznanie się ze sposobami konstruowania z bramek NAND różnych bramek logicznych. Konstruowanie bramek NOT, AND i OR z bramek NAND.
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoĆwiczenie 27 Temat: Układy komparatorów oraz układy sumujące i odejmujące i układy sumatorów połówkowych i pełnych. Cel ćwiczenia
Ćwiczenie 27 Temat: Układy komparatorów oraz układy sumujące i odejmujące i układy sumatorów połówkowych i pełnych. Cel ćwiczenia Poznanie zasad budowy działania komparatorów cyfrowych. Konstruowanie komparatorów
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoZL4PIC. Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC
ZL4PIC uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC (v.1.0) ZL4PIC Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC 1 Zestaw jest przeznaczony dla elektroników zajmujących się aplikacjami
Bardziej szczegółowoKomputerowa symulacja koderów i dekoderów
ZESPÓŁ LABORATORIÓW TELEMATYKI TRANSPORTU ZAKŁAD TELEKOMUNIKACJI W TRANSPORCIE WYDZIAŁ TRANSPORTU POLITECHNIKI WARSZAWSKIEJ LABORATORIUM PODSTAW ELEKTRONIKI INSTRUKCJA DO ĆWICZENIA NR 26 Komputerowa symulacja
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoProjekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.
LAB. 2 Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. Laboratorium Mikroprocesorowych Układów Sterowania instrukcja
Bardziej szczegółowoZL4PIC uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC (v.1.0) Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC
1 ZL4PIC Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC Zestaw jest przeznaczony dla elektroników zajmujących się aplikacjami mikrokontrolerów PIC. Jest on przystosowany do współpracy z mikrokontrolerami
Bardziej szczegółowoPodstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D
AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest
Bardziej szczegółowoProjektowanie Systemów Wbudowanych
Projektowanie Systemów Wbudowanych Podstawowe informacje o płycie DE2 Autorzy: mgr inż. Dominik Bąk i mgr inż. Leszek Ciopiński 1. Płyta DE2 Rysunek 1. Widok płyty DE2 z zaznaczonymi jej komponentami.
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoLABORATORIUM ENERGOOSZCZĘDNEGO BUDYNKU
LABORATORIUM ENERGOOSZCZĘDNEGO BUDYNKU Ćwiczenie 9 STEROWANIE ROLETAMI POPRZEZ TEBIS TS. WYKORZYSTANIE FUNKCJI WIELOKROTNEGO ŁĄCZENIA. 2 1. Cel ćwiczenia. Celem ćwiczenia jest nauczenie przyszłego użytkownika
Bardziej szczegółowoProjektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx
Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoPolitechnika Białostocka
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Kod przedmiotu: TS1C 622 388 Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: Elektronika samochodowa Temat: Programowanie
Bardziej szczegółowoLaboratorium przedmiotu Technika Cyfrowa
Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoSML3 październik
SML3 październik 2005 35 160_7SEG2 Moduł zawiera dwupozycyjny 7-segmentowy wyświetlacz LED ze wspólną anodą, sterowany przez dwa dekodery HEX->7SEG zrealizowane w układach GAL16V8. Dekodery przypominają
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoSatel Integra FIBARO
Konfiguracja systemu alarmowego Satel Integra do współpracy z systemem FIBARO Poznań, 15 maja 2015r. 1 FIBARO Home Center 2 umożliwia integrację z systemem alarmowym Satel. Jest to realizowane na poziomie
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoProjektowania Układów Elektronicznych CAD Laboratorium
Projektowania Układów Elektronicznych CAD Laboratorium ĆWICZENIE NR 3 Temat: Symulacja układów cyfrowych. Ćwiczenie demonstruje podstawowe zasady analizy układów cyfrowych przy wykorzystaniu programu PSpice.
Bardziej szczegółowoProjektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Bardziej szczegółowoRys. 2. Symbole dodatkowych bramek logicznych i ich tablice stanów.
Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z funktorami realizującymi podstawowe funkcje logiczne poprzez zaprojektowanie, wykonanie i przetestowanie kombinacyjnego układu logicznego realizującego
Bardziej szczegółowoUKŁADY CYFROWE. Układ kombinacyjny
UKŁADY CYFROWE Układ kombinacyjny Układów kombinacyjnych są bramki. Jedną z cech układów kombinacyjnych jest możliwość przedstawienia ich działania (opisu) w postaci tabeli prawdy. Tabela prawdy podaje
Bardziej szczegółowoUkªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Bardziej szczegółowoProgramowanie procesora Microblaze w środowisku SDK
Programowanie procesora Microblaze w środowisku SDK 9 kwietnia 2010 Zespół Rekonfigurowalnych Systemów Obliczeniowych AGH Kraków http://www.fpga.agh.edu.pl/ 1.Wstęp Celem niniejszego ćwiczenia jest: zapoznanie
Bardziej szczegółowoZL4PIC. Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC
ZL4PIC uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC (v.1.0) ZL4PIC Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC 1 Zestaw jest przeznaczony dla elektroników zajmujących się aplikacjami
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoLaboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie
Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję
Bardziej szczegółowo1.Wstęp. 2.Generowanie systemu w EDK
1.Wstęp Celem niniejszego ćwiczenia jest zapoznanie z możliwościami debuggowania kodu na platformie MicroBlaze oraz zapoznanie ze środowiskiem wspomagającym prace programisty Xilinx Platform SDK (Eclipse).
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoZadania do wykładu 1, Zapisz liczby binarne w kodzie dziesiętnym: ( ) 2 =( ) 10, ( ) 2 =( ) 10, (101001, 10110) 2 =( ) 10
Zadania do wykładu 1,. 1. Zapisz liczby binarne w kodzie dziesiętnym: (1011011) =( ) 10, (11001100) =( ) 10, (101001, 10110) =( ) 10. Zapisz liczby dziesiętne w naturalnym kodzie binarnym: (5) 10 =( ),
Bardziej szczegółowoTworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051
Tworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051 Katedra Automatyki, Wydział EAIiE Akademia Górniczo-Hutnicza w Krakowie Marcin Piątek Kraków 2008 1. Ważne uwagi i definicje Poniższy
Bardziej szczegółowoSynteza układów kombinacyjnych
Sławomir Kulesza Technika cyfrowa Synteza układów kombinacyjnych Wykład dla studentów III roku Informatyki Wersja 4.0, 23/10/2014 Bramki logiczne Bramki logiczne to podstawowe elementy logiczne realizujące
Bardziej szczegółowoLaboratorium podstaw elektroniki
150875 Grzegorz Graczyk numer indeksu imie i nazwisko 150889 Anna Janicka numer indeksu imie i nazwisko Grupa: 2 Grupa: 5 kierunek Informatyka semestr 2 rok akademicki 2008/09 Laboratorium podstaw elektroniki
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Bardziej szczegółowoWprowadzenie do programowania w języku Visual Basic. Podstawowe instrukcje języka
Wprowadzenie do programowania w języku Visual Basic. Podstawowe instrukcje języka 1. Kompilacja aplikacji konsolowych w środowisku programistycznym Microsoft Visual Basic. Odszukaj w menu startowym systemu
Bardziej szczegółowoSprzęt i architektura komputerów
Bogdan Olech Mirosław Łazoryszczak Dorota Majorkowska-Mech Sprzęt i architektura komputerów Laboratorium Temat:Pomiary podstawowych wielkości elektryczych: prawa Ohma i Kirchhoffa Katedra Architektury
Bardziej szczegółowoKrótkie przypomnienie
Krótkie przypomnienie x i ={,} y i ={,} w., p. Bramki logiczne czas propagacji Odpowiedź na wyjściu bramki następuje po pewnym, charakterystycznym dla danego układu czasie od momentu zmiany sygnałów wejściowych.
Bardziej szczegółowoKARTA PRZEDMIOTU. Podstawy elektroniki cyfrowej B6. Fundamentals of digital electronic
KARTA PRZEDMIOTU 1. Informacje ogólne Nazwa przedmiotu i kod (wg planu studiów): Nazwa przedmiotu (j. ang.): Kierunek studiów: Specjalność/specjalizacja: Poziom kształcenia: Profil kształcenia: Forma studiów:
Bardziej szczegółowoProjektowanie układów na schemacie
Projektowanie układów na schemacie Przedstawione poniżej wskazówki mogą być pomocne przy projektowaniu układach na poziomie schematu. Stałe wartości logiczne Aby podłączyć wejście do stałej wartości logicznych
Bardziej szczegółowoUniwersytet w Białymstoku Wydział Ekonomiczno-Informatyczny w Wilnie SYLLABUS na rok akademicki 2010/2011
SYLLABUS na rok akademicki 010/011 Tryb studiów Studia stacjonarne Kierunek studiów Informatyka Poziom studiów Pierwszego stopnia Rok studiów/ semestr 1(rok)/1(sem) Specjalność Bez specjalności Kod katedry/zakładu
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydział Elektroniki Mikrosystemów i Fotoniki Politechnika Wrocławska Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Konfiguracja układu DCM Digital
Bardziej szczegółowoUkłady sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).
Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów
Bardziej szczegółowo12. Wprowadzenie Sygnały techniki cyfrowej Systemy liczbowe. Matematyka: Elektronika:
PRZYPOMNIJ SOBIE! Matematyka: Dodawanie i odejmowanie "pod kreską". Elektronika: Sygnały cyfrowe. Zasadę pracy tranzystorów bipolarnych i unipolarnych. 12. Wprowadzenie 12.1. Sygnały techniki cyfrowej
Bardziej szczegółowoćwiczenie 202 Temat: Układy kombinacyjne 1. Cel ćwiczenia
Opracował: dr inż. Jarosław Mierzwa KTER INFORMTKI TEHNIZNEJ Ćwiczenia laboratoryjne z Logiki Układów yfrowych ćwiczenie 202 Temat: Układy kombinacyjne 1. el ćwiczenia Ćwiczenie ma na celu praktyczne zapoznanie
Bardziej szczegółowoTechnika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Bardziej szczegółowoSigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701.
SigmaDSP - zestaw uruchomieniowy. SigmaDSP jest niedrogim zestawem uruchomieniowym dla procesora DSP ADAU1701 z rodziny SigmaDSP firmy Analog Devices, który wraz z programatorem USBi i darmowym środowiskiem
Bardziej szczegółowo