Języki opisu sprzętu VHDL Mariusz Rawski
|
|
- Judyta Emilia Sobczyk
- 6 lat temu
- Przeglądów:
Transkrypt
1 CAD Języki opisu sprzętu VHDL
2 Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów reprezentacji. Wraz z postępem procesu projektowego może to ulegać zmianie. Wymagany jest sposób reprezentacji projektowanego systemu tak, by można było wymieniać informacje o projektowanym systemie między członkami grupy projektowej i komputerowymi narzędziami wspomagania projektowania CAD. Języki opisu sprzętu HDL (Hardware Description Languages) służą temu celowi. 2
3 Ograniczenia tradycyjnych języków programowania Tradycyjne języki programowania ogólnego przeznaczenia modelują proces sekwencyjny. W procesie sekwencyjnym operacje wykonywane są w kolejności jedna na jednostkę czasową. Operacje często zależą od wyników wcześniej wykonanych operacji, kolejność wykonania nie może zostać zmieniona kolejność operacji ma znaczenie. Zalety: możliwość tworzenia algorytmu krok po kroku, proces sekwencyjny odpowiada sposobowi działania komputerów. Sposób działania systemu cyfrowego jest całkowicie inny niż w modelu sekwencyjnym: wiele mniejszych elementów połączonych w sieć, zmiany sygnałów aktywują połączone z nimi elementy do wykonania operacji, operacje wykonywane współbieżnie. 3
4 Zastosowania języków HDL Program HDL wykorzystywany jest do: dokumentacji specyfikacja formalna sytemu i dokumentacja dla celów wymiany informacji między projektantami, użytkownikami i systemami CAD, symulacji dla celów weryfikacji działania projektowanego układu bez konieczności jego realizacji; symulator HDL pozwala modelować współbieżne operacje; program HDL wraz z generatorem testów i kodem kolekcjonującym odpowiedzi tworzy tzw. testbench który wykorzystywany jest przez symulator HDL do weryfikacji działania projektowanego układu, syntezy nowoczesny proces projektowy oparty jest na koncepcji transformacji wysokopoziomowego opisu funkcjonalnego na niskopoziomowy opis strukturalny; niektóre z etapów przekształcania opisu projektu mogą być wykonywane przez oprogramowanie do syntezy; oprogramowanie takie na podstawie kodu HDL realizuje projektowany układ z wykorzystanie elementów z biblioteki; wynikiem jest kod HDL opisujący strukturę syntetyzowanego układu. 4
5 Cechy języka HDL Charakterystyka układu cyfrowego opiera się na pojęciach jednostki projektowej, połączenia, współbieżności i zależności czasowych. Podstawowe cechy nowoczesnego języka HDL to: semantyka zawierająca koncepcję jednostki projektowej, połączenia, współbieżności i zależności czasowych, możliwość opisu opóźnienia w propagacji sygnału i zależności czasowych, konstrukcje umożliwiające opis realizacji strukturalnej, udostępnianie instrukcji umożliwiających opis funkcjonalny układu w sposób znany z tradycyjnych języków programowania możliwość efektywnego opisu operacji i struktur danych na poziomie bramek i przesłań między rejestrowych, posiadanie konstrukcji umożliwiających projektowania w sposób hierarchiczny. 5
6 VHDL Very high speed integrated Hardware Description Language Przyjęty jako przemysłowy standard języka HDL (IEEE Std 1076) Modyfikowany w 1987, 1993 i 2001 (VHDL-87, -93, -2001) Rozszerzenia (wybrane): IEEE Std , VHDL Mathematical Packages definiuje dodatkowe funkcje matematyczne dla liczb rzeczywistych i zespolonych, IEEE Std , Synthesis Packages definiuje arytmetyczne operacje na zestawach bitów, IEEE Std , VHDL Register Transfer Level (RTL) Synthesis definiuje podzbiór języka odpowiedni dla procesów syntezy, IEEE Std Multivalue Logic System for VHDL Modeling Interoperability (st_logic_1164) definiuje nowe typy danych dla celów modelowania logiki wielowartościowej, IEEE Std VHDL Waveform and Vector Exchange to Support Design and Test Verification (WAVES) definiuje sposób wykorzystania języka VHDL do wymiany danych w środowisku symulacyjnym. 6
7 Podstawowe koncepcje języka VHDL Przykład Układ detektora parzystości: wejścia x 2, x 1, x 0, wyjście even Wejścia zgrupowane w szynę Wyjście aktywne, gdy w wektorze wejściowym jest parzysta liczba jedynek (0 lub 2) x 2 x 1 x 0 even Wyrażenie boolowskie opisujące układ even = x 2 x 1 x 0 + x 2 x 1 x 0 + x 2 x 1 x 0 + x 2 x 1 x 0 7
8 Opis ogólny SOP (Sum-of-Product) library ieee; use ieee.std_logic_1164.all; -- deklaracja jednostki entity even_detector_sop is port( x : in std_logic_vector(2 downto 0); even : out std_logic ); end even_detector_sop ; -- definicja architektury architecture sop_arch of even_detector_sop is signal p1, p2, p3, p4 : std_logic; p1 <= (not x(2)) and (not x(1)) and (not x(0)); p2 <= (not x(2)) and x(1) and x(0); p3 <= x(2) and (not x(1)) and x(0); p4 <= x(2) and x(1) and (not x(0)); even <= p1 or p2 or p3 or p4; end sop_arch; Wykorzystywane biblioteki Deklaracja jednostki projektowej Specyfikuje wejścia i wyjścia układu. Opisuje interfejs projektowanego urządzenia. X 3 Architektura układu Między słowami kluczowymi i end specyfikuje działania i wewnętrzną organizację układu. Architektura skojarzona jest z konkretną jednostką projektową : architecture sop_arch of even_detector_sop is even 8
9 Koncepcja realizacji architektury SOP library ieee; use ieee.std_logic_1164.all; Wprowadzenie sygnałów wejściowych do wnętrza układu -- deklaracja jednostki entity even_detector_sop is port( x : in std_logic_vector(2 downto 0); even : out std_logic ); end even_detector_sop ; -- definicja architektury architecture sop_arch of even_detector_sop is signal p1, p2, p3, p4 : std_logic; p1 <= (not x(2)) and (not x(1)) and (not x(0)); p2 <= (not x(2)) and x(1) and x(0); p3 <= x(2) and (not x(1)) and x(0); p4 <= x(2) and x(1) and (not x(0)); even <= p1 or p2 or p3 or p4; end sop_arch; Deklaracja sygnałów połączeń między wewnętrznymi elementami X 3 x(2) x(1) x(0) (not x(2)) and (not x(1)) and (not x(0)) (not x(2)) and x(1) and x(0); x(2) and (not x(1)) and x(0); x(2) and x(1) and (not x(0)) Współbieżne operacje wyobrażają części układu działające równolegle w układzie. Połączone przy wykorzystaniu sygnałów tworzą sieć. Kolejność tych operacji nie ma znaczenia p1 p2 p3 p4 p1 or p2 or p3 or p4 even 9
10 Działania architektury SOP Inaczej niż w przypadku wykonania instrukcji w tradycyjnym języku programowania, operacje współbieżne są niezależne i mogą być aktywowane równolegle. Gdy tylko wejścia takiej operacji się zmienią operacja się budzi i oblicza odpowiedź na nowe wartości wejściowe. Wynik obliczeń jest widoczny na wyjściu z pewnym opóźnieniem. Zmiana sygnału wyjściowego może z kolei aktywować dalsze elementy układu. Zmiana na wejściach układu uruchamia elementy układu, które generują nowe odpowiedzi pobudzając do działania kolejne części systemu 10
11 Wynik kompilacji kodu VHDL Dokładnie jak zapisaliśmy. 11
12 Koncepcja realizacji architektury XOR library ieee; use ieee.std_logic_1164.all; Wprowadzenie sygnałów wejściowych do wnętrza układu -- deklaracja jednostki entity even_detector_xor is port( x : in std_logic_vector(2 downto 0); even : out std_logic ); end even_detector_xor ; -- definicja architektury architecture xor_arch of even_detector_xor is signal odd : std_logic; odd <= x(2) xor x(1) xor x(0); even <= not odd; end xor_arch ; Deklaracja sygnału połączeń między wewnętrznymi elementami X 3 x(2) x(1) x(0) x(2) xor x(1) xor x(0) odd not odd even Współbieżne operacje wyobrażają części układu działające równolegle w układzie 12
13 Wynik kompilacji kodu VHDL Dokładnie jak zapisaliśmy. 13
14 Opis strukturalny library ieee; use ieee.std_logic_1164.all; -- deklaracja jednostki entity even_detector_str is port( x : in std_logic_vector(2 downto 0); even : out std_logic ); end even_detector_str ; -- definicja architektury architecture structure of even_detector_str is -- deklaracja komponentow component not1 port( i1 : in std_logic; o1 : out std_logic ); end component; -- konkretyzacja pierwszej bramki xor xorgate1 : xor2 port map(i1 => x(2), i2 => x(1), o1 => s1); -- konkretyzacja drugiej bramki xor xorgate2 : xor2 port map(i1 => x(0), i2 => s1, o1 => s2); -- konkretyzacja bramki not notgate1 : not1 port map(i1 => s2,o1 => even); end structure ; Konkretyzacja komponentów component xor2 port( i1, i2 : in std_logic; o1 : out std_logic ); end component; signal s1, s2 : std_logic; X 3 x(2) x(1) x(0) Deklaracja komponentów i1 i2 xor2 o1 i1 i2 xor2 o1 i1 not1 o1 even 14
15 Opis strukturalny library ieee; use ieee.std_logic_1164.all; -- deklaracja jednostki entity not1 is port( i1 : in std_logic; o1 : out std_logic ); end not1 ; library ieee; use ieee.std_logic_1164.all; -- deklaracja jednostki entity xor2 is port( i1, i2 : in std_logic; o1 : out std_logic ); end xor2 ; -- definicja architektury architecture structure of not1 is o1 <= not i1; end structure ; end structure ; -- definicja architektury architecture structure of xor2 is o1 <= i1 xor i2; Konkretyzacja komponentów jest jedną z instrukcji współbieżnych Architektura zawierająca jedynie instrukcje konkretyzacji jest swoistym sposobem tekstowego opisu schematu blokowego Komponent może być istniejącym modułem lub hipotetycznym systemem, którey jest jeszcze niezaprojektowany Opis strukturalny pozwala na projektowanie hierarchiczne złożony system może być podzielony na mniejsze podsystemy, które są projektowane niezależnie i które mogą być dalej dzielone. Strukturalna reprezentacja pozwala opisać rezultat syntezy sieć bramek lub komórek 15
16 Wynik kompilacji kodu VHDL Dokładnie jak zapisaliśmy. Jest nawet zachowana hierarchia. 16
17 Abstrakcyjny opis funkcjonalny W przypadku dużych systemów implementacja może być bardzo skomplikowana W początkowej fazie projektowania istnieje raczej potrzeba zbadania działania projektowanego systemu niż wymóg stworzenia rzeczywistego układu Z tego względu, iż rozumowanie człowieka przypomina proces sekwencyjny, lepiej to odzwierciedlają klasyczne języki programowania VHDL udostępnia konstrukcję reprezentującą sekwencyjny proces z możliwością zastosowania zmiennych process (lista_czułości) variable definicja; instrukcje sekwencyjne; end process; Lista czułości zawiera sygnały, których zmiana aktywuje proces Instrukcje wewnątrz procesu są podobne do tradycyjnych języków programowania Można wykorzystywać zmienne a wykonanie instrukcji jest sekwencyjne 17
18 Opis funkcjonalny library ieee; use ieee.std_logic_1164.all; -- deklaracja jednostki entity even_detector_beh1 is port( x : in std_logic_vector(2 downto 0); even : out std_logic ); end even_detector_beh1 ; X 3 x(2) x(1) x(0) process (x) variable tmp : std_logic; tmp := '0'; for i in 2 downto 0 loop tmp := tmp xor x(i); end loop; odd <= tmp; end process; not odd even -- definicja architektury architecture behavior of even_detector_beh1 is -- deklaracja sygnalu signal odd : std_logic; even <= not odd; process (x) variable tmp : std_logic; tmp := '0'; for i in 2 downto 0 loop tmp := tmp xor x(i); end loop; odd <= tmp; end process; end behavior ; Jak mam zdecydować o tym czy liczba jedynek w wektorze binarnym jest parzysta to sprawdzając kolejne bity, z każdym razem gdy znajdę jedynkę zmieniam decyzję. Proces opisujący sposób obliczenia nieparzystości liczby jedynek w wektorze wejściowym 18
19 Wynik kompilacji kodu VHDL x(0) x(2) x(0) Wygląda to dobrze. 19
20 Opis funkcjonalny library ieee; use ieee.std_logic_1164.all; -- deklaracja jednostki entity even_detector_beh2 is port( x : in std_logic_vector(2 downto 0); even : out std_logic ); end even_detector_beh2 ; -- definicja architektury architecture behavior of even_detector_beh2 is process (x) variable sum, r : integer; sum := 0; for i in 2 downto 0 loop if (x(i) = '1') then sum := sum + 1; end if; end loop; r := sum mod 2; if (r = 0) then even <= '1'; else even <= '0'; end if; end process; end behavior ; X 3 x(2) x(1) x(0) Proces opisujący sposób obliczenia nieparzystości liczb jedynek w wektorze wejściowym process (x) variable sum, r : integer; sum := 0; for i in 2 downto 0 loop if (x(i) = '1') then sum := sum + 1; end if; end loop; r := sum mod 2; if (r = 0) then even <= '1'; else even <= '0'; end if; end process; Wystarczy policzyć ile jest jedynek w wektorze i liczbę która wyjdzie wziąć modulo 2. Jak będzie 0 tzn. parzysta jak nie to nieparzysta even 20
21 Wynik kompilacji kodu VHDL Jak to właściwie działa? 21
22 Testbench Jednym z podstawowych zastosowań języka VHDL jest symulacja, gdzie bada się działanie układu dla zweryfikowania poprawności projektu. Symulację można porównać do badania fizycznego układu, którego wejścia podłączamy do stymulatora (generatora testów) i obserwujemy wyjścia. Symulacja kodu VHDL to wykonywanie wirtualnego eksperymentu, w którym fizyczny układ zastąpiono opisem VHDL. Dodatkowo można wykorzystać VHDL do opisu generatora testów i modułu kolekcjonującego odpowiedzi układu i porównującego je ze wzorcem. Mechanizm taki nosi nazwę testbench process test_vector <= "000"; test_vector <= "001"; test_vector <= "010"; test_vector <= "011"; test_vector <= "100"; test_vector <= "101"; test_vector <= "110"; test_vector <= "111"; end process; UUT (Unit Under Test) process variable error_response : boolean; wait on test_vector; if ((test_vector = "000" and response = '1') or (test_vector = "001" and response = '0') or (test_vector = "010" and response = '0') or (test_vector = "011" and response = '1') or (test_vector = "100" and response = '0') or (test_vector = "101" and response = '1') or (test_vector = "110" and response = '1') or (test_vector = "111" and response = '0')) then error_response := false; else error_response := true; end if; -- raportowanie bledu assert not error_response report "Test zakonczyl sie niepowidzeniem." severity note; end process; end testbench; 22
23 Testbench entity even_detector_testbench is end even_detector_testbench; architecture testbench of even_detector_testbench is -- deklaracja modulu poddanego testowi component even_detector port ( x : in std_logic_vector (2 downto 0); even : out std_logic ); end component; -- deklaracja sygnalow testow i odpowiedzi signal test_vector : std_logic_vector (2 downto 0); signal response : std_logic; -- konkretyzacja modułu poddanego testowi uut : even_detector port map (x => test_vector, even => response); -- generator testow process test_vector <= "000"; test_vector <= "001"; test_vector <= "010"; test_vector <= "011"; test_vector <= "100"; test_vector <= "101"; test_vector <= "110"; test_vector <= "111"; end process; -- weryfikator process variable error_response : boolean; wait on test_vector; if ((test_vector = "000" and response = '1') or (test_vector = "001" and response = '0') or (test_vector = "010" and response = '0') or (test_vector = "011" and response = '1') or (test_vector = "100" and response = '0') or (test_vector = "101" and response = '1') or (test_vector = "110" and response = '1') or (test_vector = "111" and response = '0')) then error_response := false; else error_response := true; end if; -- raportowanie bledu assert not error_response report "Test zakonczyl sie niepowidzeniem." severity note; end process; end testbench; Konkretyzacja modułu poddawanego testowi i deklaracja sygnałów testów i odpowiedzi. Generator testów generuje kolejne wektory testowe w zadanym rytmie Weryfikator porównuje odpowiedzi modułu poddawanego testowi ze wzorcami i w razie wykrycia niezgodności generuje raport 23
24 Konfiguracja W języku VHDL istnieje możliwość przypisania do jednostki projektowej entity wielu architektur Na etapie symulacji czy syntezy można wybrać która architektura ma być podłączona do jednostki projektowej. entity architecture architecture architecture configuration config of even_detector_testbench is for testbench for uut : even_detectod use entity work.even_detrector(xor_arch); end for; end for; end config; 24
Modelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoPrzykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoUkłady reprogramowalne i SoC Testbenches. Symulacja sterowana zdarzeniami.
Testbenches. Symulacja sterowana zdarzeniami. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń -
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowo1 Wstęp. 2 Proste przykłady. 3 Podstawowe elementy leksykalne i typy danych. 6 Opis strukturalny. 7 Moduł testowy (testbench)
Wstęp SYSTEMY WBUDOWANE Układy kombinacyjne c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka (Inf.UJK) Systemy wbudowane Rok akad. 2011/2012
Bardziej szczegółowoProjektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoElementy języka VHDL. obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne. PUE-w3 1
Elementy języka VHDL obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne PUE-w3 1 Obiekty (sygnały, zmienne, stałe, pliki) Obiekty służą do zapisu i pamiętania
Bardziej szczegółowoModelowanie logiki rewersyjnej w języku VHDL
PNIEWSKI Roman 1 Modelowanie logiki rewersyjnej w języku VHDL WSTĘP Konwencjonalne komputery wykorzystują dwuwartościową logikę Boole a. Funkcje opisujące układ cyfrowy wykorzystują najczęściej dwa operatory
Bardziej szczegółowoVHLD Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL)
VHLD Very High Speed Integrated Circuit (VHSIC) Hardware Description Language (VHDL) Język VHDL jest jednym z nowszych języków opisu i projektowania układów cyfrowych. W lipcu 1983 roku firmy Intermetrics,
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoSterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoPojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości
Stałe - constant Pojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości późniejszych zmian Deklarowane w ciele architektury Widoczne dla całej architektury architecture
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoPRZEMYSŁAW SOŁTAN e-mail: kerk@moskit.ie.tu.koszalin.pl
PRZEMYSŁAW SOŁTAN e-mail: kerk@moskit.ie.tu.koszalin.pl Historia projektu 04.05.2004 wersja vhdlunit 1.06 (dodanie dodatkowej procedury vhdlunicclock z możliwością ustalania rodzaju sygnału inicjującego
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Bardziej szczegółowoProjektowanie scalonych systemów wbudowanych VERILOG. VERLIOG - historia
Projektowanie scalonych systemów wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Bardziej szczegółowoJęzyk VHDL podstawy Mariusz Rawski
CAD Język VHDL podstawy Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu Very high speed integrated Hardware Description Language Przemysłowy standard języka
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoElżbieta Kula - wprowadzenie do Turbo Pascala i algorytmiki
Elżbieta Kula - wprowadzenie do Turbo Pascala i algorytmiki Turbo Pascal jest językiem wysokiego poziomu, czyli nie jest rozumiany bezpośrednio dla komputera, ale jednocześnie jest wygodny dla programisty,
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoVHDL. Behawioralny Strukturalny Czasowy. Poziom RTL
Style opisu VHDL VHDL Behawioralny Strukturalny Czasowy Równania boolowskie Poziom RTL Przebieg czasowy c = a v b c
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowoLaboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoJęzyk HDL - VERILOG. (Syntetyzowalna warstwa języka) Hardware Description Language Krzysztof Jasiński PRUS PRUS
Język HDL - VERLOG Hardware Description Language (Syntetyzowalna warstwa języka) RUS RUS VERLOG rzegląd zagadnień RUS RUS prowadzenie do języka Reprezentacja układu cyfrowego w Verilogu opis strukturalny
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoRealizacja logiki kombinacyjnej Mariusz Rawski
CAD Realizacja logiki kombinacyjnej rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Logika kombinacyjna Logika jest logiką kombinacyjna jeśli wartość wyjść w danej chwili zależy wyłącznie od wartości
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoInstrukcje sekwencyjne
nstrukcje sekwencyjne nstrukcje sekwencyjne są stosowane w specyfikacji behawioralnej (behavioral description) rzede wszystkim w tzw. procesach (process) roces nstrukcja F nstrukcja CASE Z 1 rocesy Konstrukcja
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoAlgorytm. a programowanie -
Algorytm a programowanie - Program komputerowy: Program komputerowy można rozumieć jako: kod źródłowy - program komputerowy zapisany w pewnym języku programowania, zestaw poszczególnych instrukcji, plik
Bardziej szczegółowoProjektowanie w VHDL
Projektowanie w VHDL powtórka wiadomości o języku VHDL słowa zastrzeżone typy danych, deklaracje obiektów instrukcje współbieżne i sekwencyjne pętle for, while typowe bloki układów cyfrowych przykłady
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoJęzyk ludzki kod maszynowy
Język ludzki kod maszynowy poziom wysoki Język ludzki (mowa) Język programowania wysokiego poziomu Jeśli liczba punktów jest większa niż 50, test zostaje zaliczony; w przeciwnym razie testu nie zalicza
Bardziej szczegółowoProgramowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, 2017 Spis treści Przedmowa 11 ROZDZIAŁ 1 Wstęp 13 1.1. Rys historyczny 14 1.2. Norma IEC 61131 19 1.2.1. Cele i
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Zaawansowany VHDL. Rajda & Kasperek 2014 Katedra Elektroniki AGH 2
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Zaawansowany VHDL Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Opis strukturalny map, generate Pojęcia leksykalne
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG OPIS BEHAWIORALNY proces Proces wątek sterowania lub przetwarzania danych, niezależny w sensie czasu wykonania, ale komunikujący się z innymi procesami.
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProgramowanie strukturalne. Opis ogólny programu w Turbo Pascalu
Programowanie strukturalne Opis ogólny programu w Turbo Pascalu STRUKTURA PROGRAMU W TURBO PASCALU Program nazwa; } nagłówek programu uses nazwy modułów; } blok deklaracji modułów const } blok deklaracji
Bardziej szczegółowoKierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe. Zaawansowany VHDL. Rajda & Kasperek 2015 Katedra Elektroniki AGH 1
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Zaawansowany VHDL Rajda & Kasperek 2015 Katedra Elektroniki AGH 1 Program wykładu Opis strukturalny map, generate Pojęcia leksykalne
Bardziej szczegółowoSzybkie prototypowanie w projektowaniu mechatronicznym
Szybkie prototypowanie w projektowaniu mechatronicznym Systemy wbudowane (Embedded Systems) Systemy wbudowane (ang. Embedded Systems) są to dedykowane architektury komputerowe, które są integralną częścią
Bardziej szczegółowoIteracyjno-rozwojowy proces tworzenia oprogramowania Wykład 3 część 1
Iteracyjno-rozwojowy proces tworzenia oprogramowania Wykład 3 część 1 Zofia Kruczkiewicz 1 Zunifikowany iteracyjno- przyrostowy proces tworzenia oprogramowania kiedy? Przepływ działań Modelowanie przedsiębiorstwa
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoRealizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoJęzyk programowania PASCAL
Język programowania PASCAL (wersja podstawowa - standard) Literatura: dowolny podręcznik do języka PASCAL (na laboratoriach Borland) Iglewski, Madey, Matwin PASCAL STANDARD, PASCAL 360 Marciniak TURBO
Bardziej szczegółowoTechnika Cyfrowa. Wprowadzenie do laboratorium komputerowego część II
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część II Wstęp W ramach zajęć przedstawione zostaną
Bardziej szczegółowoPUCY Kolos 2: Reloaded
PUCY Kolos 2: Reloaded 1) Narysować schemat układu mikroprogramowalnego z licznikiem rozkazów. 2) Narysować schemat elementu ścieżki cyklicznej dla sygnału kombinacyjnego 3) Narysować schemat elementu
Bardziej szczegółowoProgramowanie. programowania. Klasa 3 Lekcja 9 PASCAL & C++
Programowanie Wstęp p do programowania Klasa 3 Lekcja 9 PASCAL & C++ Język programowania Do przedstawiania algorytmów w postaci programów służą języki programowania. Tylko algorytm zapisany w postaci programu
Bardziej szczegółowoKodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoRealizacja algorytmu wyznaczania wyrazów ciągu w języku VHDL z zastosowaniem podziału projektu na moduły: FSM i Data Path.
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 6 (wersja 2015) 1. Wstęp 1.1. Algorytm Realizacja algorytmu
Bardziej szczegółowoSynteza strukturalna
Synteza strukturalna Analizując algorytm pracy układu opisany siecią działań dobiera się: bloki funkcjonalne służące do przechowywania zmiennych, bloki operacyjne służące do wykonywania operacji występujących
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza układów sekwencyjnych W3 7.03.2018 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Zmiany w terminach Plan wykładu 1 2 3 4 5 6 Ciekawostki
Bardziej szczegółowoTechnika cyfrowa Synteza układów kombinacyjnych
Sławomir Kulesza Technika cyfrowa Synteza układów kombinacyjnych Wykład dla studentów III roku Informatyki Wersja 2.0, 05/10/2011 Podział układów logicznych Opis funkcjonalny układów logicznych x 1 y 1
Bardziej szczegółowoAnaliza i projektowanie oprogramowania. Analiza i projektowanie oprogramowania 1/32
Analiza i projektowanie oprogramowania Analiza i projektowanie oprogramowania 1/32 Analiza i projektowanie oprogramowania 2/32 Cel analizy Celem fazy określania wymagań jest udzielenie odpowiedzi na pytanie:
Bardziej szczegółowoSterowniki Programowalne (SP) Wykład 11
Sterowniki Programowalne (SP) Wykład 11 Podstawy metody sekwencyjnych schematów funkcjonalnych (SFC) SP 2016 WYDZIAŁ ELEKTROTECHNIKI I AUTOMATYKI KATEDRA INŻYNIERII SYSTEMÓW STEROWANIA Kierunek: Automatyka
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 2)
Układy reprogramowalne i SoC Język VHDL (część 2) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń
Bardziej szczegółowoMetody optymalizacji soft-procesorów NIOS
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Warszawa, 27.01.2011
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Bardziej szczegółowoTranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Bardziej szczegółowoJĘZYKI PROGRAMOWANIA STEROWNIKÓW
JĘZYKI PROGRAMOWANIA STEROWNIKÓW dr inż. Wiesław Madej Wstęp Języki programowania sterowników 15 h wykład 15 h dwiczenia Konsultacje: - pokój 325A - środa 11 14 - piątek 11-14 Literatura Tadeusz Legierski,
Bardziej szczegółowoECDL Podstawy programowania Sylabus - wersja 1.0
ECDL Podstawy programowania Sylabus - wersja 1.0 Przeznaczenie Sylabusa Dokument ten zawiera szczegółowy Sylabus dla modułu Podstawy programowania. Sylabus opisuje, poprzez efekty uczenia się, zakres wiedzy
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoWyświetlacz siedmiosegmentowy
Wyświetlacz siedmiosegmentowy autorzy: Tomasz Perek Tomasz Biernat Projekt: Układ, który liczbę podaną w postaci binarnej wyświetla w systemie szesnastkowym, ósemkowym oraz dziesiętnym. Wyświetlacz siedmiosegmentowy
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoMechatronika i inteligentne systemy produkcyjne. Modelowanie systemów mechatronicznych Platformy przetwarzania danych
Mechatronika i inteligentne systemy produkcyjne Modelowanie systemów mechatronicznych Platformy przetwarzania danych 1 Sterowanie procesem oparte na jego modelu u 1 (t) System rzeczywisty x(t) y(t) Tworzenie
Bardziej szczegółowoVHDL cz.1. Rafał Walkowiak IIn PP Wer
VHDL cz.1 Rafał Walkowiak IIn PP Wer 2.0 11.2013 VHDL VHDL (ang. Very High Speed Integrated Circuits Hardware Description Language ) jest popularnym językiem opisu sprzętu używanym w komputerowym projektowaniu
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Bardziej szczegółowoKomputerowe Systemy Przemysłowe: Modelowanie - UML. Arkadiusz Banasik arkadiusz.banasik@polsl.pl
Komputerowe Systemy Przemysłowe: Modelowanie - UML Arkadiusz Banasik arkadiusz.banasik@polsl.pl Plan prezentacji Wprowadzenie UML Diagram przypadków użycia Diagram klas Podsumowanie Wprowadzenie Języki
Bardziej szczegółowoprocesów Współbieżność i synchronizacja procesów Wykład prowadzą: Jerzy Brzeziński Dariusz Wawrzyniak
Wykład prowadzą: Jerzy Brzeziński Dariusz Wawrzyniak Plan wykładu Abstrakcja programowania współbieżnego Instrukcje atomowe i ich przeplot Istota synchronizacji Kryteria poprawności programów współbieżnych
Bardziej szczegółowoOpracował: Jan Front
Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny
Bardziej szczegółowoWprowadzenie do programowania współbieżnego
Wprowadzenie do programowania współbieżnego Marcin Engel Instytut Informatyki Uniwersytet Warszawski Zamiast wstępu... Zamiast wstępu... Możliwość wykonywania wielu akcji jednocześnie może ułatwić tworzenie
Bardziej szczegółowoSymulacja systemu z procesorem MicroBlaze w środowisku ActiveHDL
Symulacja systemu z procesorem MicroBlaze w środowisku ActiveHDL wersja 6.06.2007 Zespół Rekonfigurowalnych Systemów Obliczeniowych AGH Kraków http://www.fpga.agh.edu.pl/ Poniższe ćwiczenie jest kontynuacją
Bardziej szczegółowoNajprostszy schemat blokowy
Definicje Modelowanie i symulacja Modelowanie zastosowanie określonej metodologii do stworzenia i weryfikacji modelu dla danego układu rzeczywistego Symulacja zastosowanie symulatora, w którym zaimplementowano
Bardziej szczegółowoUkłady Cyfrowe laboratorium
Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 7 Temat: Realizacja układu sterującego systemu cyfrowego z uwzględnieniem kodowania i dekompozycji funkcji pw automatu dla Metody Newtona, tj.
Bardziej szczegółowoModelowanie jako sposób opisu rzeczywistości. Katedra Mikroelektroniki i Technik Informatycznych Politechnika Łódzka
Modelowanie jako sposób opisu rzeczywistości Katedra Mikroelektroniki i Technik Informatycznych Politechnika Łódzka 2015 Wprowadzenie: Modelowanie i symulacja PROBLEM: Podstawowy problem z opisem otaczającej
Bardziej szczegółowo1 Wprowadzenie do algorytmiki
Teoretyczne podstawy informatyki - ćwiczenia: Prowadzący: dr inż. Dariusz W Brzeziński 1 Wprowadzenie do algorytmiki 1.1 Algorytm 1. Skończony, uporządkowany ciąg precyzyjnie i zrozumiale opisanych czynności
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Wer
Quartus Rafał Walkowiak IIn PP Wer 1.1 10.2013 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowo1. Nagłówek funkcji: int funkcja(void); wskazuje na to, że ta funkcja. 2. Schemat blokowy przedstawia algorytm obliczania
1. Nagłówek funkcji: int funkcja(void); wskazuje na to, że ta funkcja nie ma parametru i zwraca wartość na zewnątrz. nie ma parametru i nie zwraca wartości na zewnątrz. ma parametr o nazwie void i zwraca
Bardziej szczegółowoKurs języka VHDL Very High (Speed Integrated Circuits) Description Language
Kurs języka VHDL Very High (Speed Integrated Circuits) Description Language Józef Kalisz, Wojskowa Akademia Techniczna, 2008 Początek: lata 80-te XX w. Kontrakt VHSIC (Department of Defense, USA) Podstawa:
Bardziej szczegółowo