Jan H. Schmidt Wydział Elektroniki i Informatyki Katedra Systemów Elektroniki Morskiej

Transkrypt

1 Jan H. Schmidt Wydział Elektroniki i Informatyki Katedra Systemów Elektroniki Morskiej

2 Procesory sygnałowe (ang. Digital Signal Processors) - klasa specjalizowanych procesorów dedykowanych do cyfrowego przetwarzania sygnałów Niezbędne w systemach czasu rzeczywistego (obliczenia on-line) przetwarzania sygnałów akustycznych, obrazów i różnych sygnałów szybkozmiennych. lata 80-te: rozwój procesorów sygnałowych spowodował rewolucję w cyfrowym przetwarzaniu sygnałów

3 1978 r. S2811 (prod. AMI) 16 bitowy, cykl rozkazowy 300ns, układ mnożący, 1979 r. - Intel 2920 pojedynczy chip = procesor, pamięć EPROM i RAM, przetworniki analogowo-cyfrowe i cyfrowo-analogowe, układ arytmetyczno-logiczny, cykl rozkazowy 400ns 1982 r. TMS32010 (prod. Texas Instruments) pionier procesorów DSP : cykl rozkazowy 200ns, architektura harwardzka, dane 16 bitowe, arytmetyka 32 bitowa, bogate narzędzia projektowe

4 1982 r. HD61810 (prod. HITACHI) pierwszy zmiennoprzecinkowy procesor sygnałowy, cykl rozkazowy 250ns, niestandardowy format liczb (12-bitowa mantysa, 4-bitowa cecha) spowodował małą jego popularność r. DSP-32 (prod. Bell Labs) pierwszy zmiennoprzecinkowy procesor sygnałowy w którym zastosowano format liczb zgodny ze standardem IEEE 32-bit (23-bitowa mantysa, 8 bitowa cecha).

5 1985 r. TMS32020 (prod. Texas Instruments) II generacja procesorów zwiększona liczba rejestrów pomocniczych, większa ilość pamięci RAM r. TMS320C25 (prod. Texas Instruments) wersja CMOS procesora TMS r. - TMS320C30 (prod. Texas Instruments) procesor zmiennoprzecinkowy r. - TMS320C40 (prod. Texas Instruments) procesor zmiennoprzecinkowy z mechanizmami umożliwiającymi budowę układów wieloprocesorowych.

6

7 Przetwarzanie strumieniowe Przetwarzanie blokowe

8 Texas Instruments

9 Texas Instruments

10 Texas Instruments

11 Texas Instruments

12 Texas Instruments

13 Texas Instruments

14

15

16 -- filtracja w opraciu o FIR, -- filtracja w opraciu o IIR, -- splot / korelacji wzajemnej, -- transformacji Fouriera (1D, 2D), -- mnożenie wektorowe i macierzowe.

17 Ponieważ operacja arytmetyczna MAC stanowi elementarną operację arytmetyczną większości algorytmów obliczeniowych została ona zaimplementowana jako instrukcja procesora sygnałowego ( wersje: zmiennoprzecinkowa, stałopozycyjna). Szybkość wykonania operacji MAC jest wymiernym miernikiem szybkości procesora sygnałowego. Procesor sygnałowy charakteryzuje się skróconym czas wykonania operacji arytmetycznej MAC - do kilku/kilkunastu ns

18 Architektura harwardzka - architektura dostępu do pamięci (rozdzielona pamięć programu i danych - możliwość równoczesnego odczytu instrukcji oraz danych, realizacja potokowości ADRES 2 RAM DANYCH DANE 2 CPU RAM (PROGRAMU I DANYCH) CPU RAM PROGRAMU ADRES DANE ADRES DANE Harvard von Neumann

19 Pierwszy procesor sygnałowy o architekturze harwardzkiej: TMS32010 (prod. Texas Instruments 1982 r.) Pierwszy komputery o architekturze harwardzkiej: MARK1 (Harvard University 1944r.) ENIAC (University of Pensylvania 1946r.)

20 Zmodyfikowana architektura harwardzka (znana również jako architektura mieszana) - łączy w sobie cechy architektury harwardzkiej i architektury von Neumanna. Oddzielone zostały pamięci danych i rozkazów, lecz wykorzystują one wspólne magistrale danych i adresową. Architektura ta umożliwia łatwe przesyłanie danych pomiędzy rozdzielonymi pamięciami. Dla osiągnięcia najlepszej wydajności (skrócenie czasu wykonywania instrukcji) stosuje się zwielokrotnianie magistral danych. Umożliwia jednoczesne pobranie operandów do wykonania operacji mnożenia lub dodawania.

21 Proste i skomplikowane jednostki arytmetyczno-logiczne (ALU) -wprowadzono ze względu na potrzebę realizacji wielu prostych przygotowawczych operacji logicznych ( algebra boolowska)/ arytmetycznych (dodawanie, odejmowanie), -generują standardowe bity statusowe (flagi przepełnienia, flagi zera, bity przeniesienia), -zapewniają elastyczne mechanizmy pobierania danych wejściowych i przesyłania wyników operacji (rejestry, dane z magistrali zewnętrznych i wewnętrznych), -podstawa uzyskania maksymalnej elastyczności kodu.

22 Architektura VLIW (ang. Very Long Instruction Word) SIMD (ang. Single Instruction, Multiple Data) Wprowadzenie instrukcji skoku wykonywanych z opóźnieniem w celu nieprzerwania pracy potokowej w przypadku skoku wada: zwiększona pojemność kodu. Zwiększenie liczby rejestrów pełniących funkcję równorzędnych akumulatorów. Wprowadzenie dodatkowych portów równoległych lub szeregowych umożliwiających budowę układów wieloprocesorowych.

23 Wyposażenie procesorów sygnałowych w układy wspomagające emulację ich pracy (JTAG - ang. Joint Test Action Group) standard IEEE , określający protokół komunikacji szeregowej wykorzystywanej do łączności z badanym układem. Wprowadzenie pamięci podręcznej cache. Rozbudowane/ wielokanałowe układy bezpośredniego dostępu do pamięci (DMA). Umieszczenie tablic współczynników w pamięci ROM. Rozwój oprogramowania narzędziowego wspomagającego tworzenie oprogramowania dla procesorów w językach wysokiego poziomu (C/C++).

24 UWAGA: Zaburzona kolejność wykonywania napisanych linii kodu O finalnej kolejności decyduje kompilator ściślej optymalizator

25 Obsługa przerwań Instrukcja skoku Zaburzenie pracy potoku - wymaga przeczyszczenia potoku / wycofanie rozkazów następujących po instrukcji skoku. - rozpoczęcie zapełnianie potoku od początku od adresu do którego następuje skok. Wprowadza opóźnienia w wykonywaniu programu

26 Adresowanie bufora cyklicznego - splot, korelacja Adresowanie bitowo-rewersyjne - FFT

27 -zawierają współczynniki kompresji według zasady A/, - zawierają tablice sinusów i cosinusów dla algorytmu FFT - zawierają tablice sinusów i cosinusów dla modulacji/demodulacji

28 Texas Instruments C671x / C621x.L1/.L2.M1/.M2.S1/.S2.D1/.D2

29 .L1/.L2 32/40-bit arithmetic /compare operations 32-bit logical operations Normaization / bit count operations Saturated arithmetic for 32/40-bit operations.m1/.m2 16 bit x 16bit = 32 bit

30 .S1/.S2 32-bit arithmetic, logic and bit field operations 32/40-bit shifts Branches Register transfers to and from control registers Constant generation.d1/.d2 Load and store with 5-bit constant offset Load and store with 15-bit constant offset 32-bit additions/subtractions Linear and circular address calculation

31 - Szybka pamięć podręczna (Cache), - Szybka pamięć statyczna, - Rejestry, - Obsługa przerwań, - DMA (ang. Direct Memory Access), - Timery - Elastyczne magistrale danych ( External Memory InterFace - EMIF) obsługa szerokiej gamy układów pamięciowych oraz urządzeń zewnętrznych {SRAM, SDRAM, DRAM, FIFO, FLASH,... } - Synchroniczne interfejsy szeregowe, - Asynchroniczne interfejsy szeregowe (UART), - Ethernet (10/100/1000Mb/s), - Host porty, - I 2 C, - CAN 2.0B - Porty bitowe I/O, - Porty równoległe, - Hyperlink, - PCI, PCI Express, - SRIO,

32 Arytmetyka stałopozycyjna MIPS - million instructions per second Arytmetyka zmiennoprzecinkowa MFLOPS - million floating point operations per second

33 Kod uzupełnień do 2 (pol. U2, ang. 2C - Two's Complement) liczby 8-/16-/32-/64- bitowe np (bin) = 12 (dec) 0*(-2^7)+0*(2^6)+0*(2^5 )+0*(2^4)+ 1*(2^3)+ 1*(2^2)+ 0*(2^1)+ 0*(2^0) = = (bin) = -12 (dec) 1*(-2^7)+1*(2^6)+1*(2^5 )+1*(2^4)+ 0*(2^3)+ 1*(2^2)+ 0*(2^1)+ 0*(2^0) = = -12

34 Format ułamkowy Q15, Q31 umożliwia zapis liczy w zakresie <-1, 1) położenie punktu dziesiętnego (kropki) jest stałe, niezależne od wielkości liczb (bin) = (dec) ( = 0*(-1)+1*(0.5)+1*(0.25)+0*(0.125)+... =0.75) (bin) = (dec) (bin) = (dec) Inne: Q3.12

35 Dostępne są rozkazy realizujące arytmetykę umożliwiająca wykonywanie obliczeń zarówno na liczbach w kodzie U2 jak i kodzie ułamkowym. Arytmetyka z przesunięciem cyklicznym ( z zawijaniem wrap around arithmetic), Arytmetyka z nasycaniem (saturation arithmetic).

36 Liczba zmiennoprzecinkowa o pojedynczej precyzji [SP single-precision (32-bit) ] Akty standaryzacji: -IEEE Standard for Binary Floating-Point Arithmetic (ANSI/IEEE Std ). Liczba zmiennoprzecinkowa o podwójnej precyzji [DP double-precision (64-bit) ] Akty standaryzacji: -IEEE Standard for Binary Floating-Point Arithmetic (ANSI/IEEE Std 854).

37 S (ang. sign) - znak liczby, 1 lub -1 M (ang. mantissa) - znormalizowana mantysa, liczba ułamkowa E (ang. exponent) - wykładnik, liczba całkowita

38 Dynamika: SP: Min e 38F Maks e+38F DP: Min: e 308 Maks e+308

39 - niezbędna kontrola obcinania i przepełnień (potrzeba samodzielnej operacji normalizacji i skalowania), - zapewnia większą rozdzielczość w stosunku do systemu zmiennoprzecinkowego, - większa szybkość układowa, - niższe koszty systemu,

40 Zalety: - ułatwia proces projektowania systemu ze względu na brak konieczności analizy algorytmów i danych wejściowych ze względu na obcinanie i przepełnienie, - umożliwia użycie języków programowania wyższego poziomu, -zapewnia większy zakres dynamiczny,

41 Wady: - większy pobór mocy układy realizujące obliczenia zmiennoprzecinkowe wymagają dodatkowo automatycznej normalizacji oraz skalowania, - mniejsza szybkość obliczeń, - precyzja liczby zmiennoprzecinkowej ta sama liczba bitów użytych do reprezentacji liczby zarówno dużej jak i małej - droższe rozwiązania sprzętowe.

42 Motorola -> Freescale Lucent -> Agere -> LSI

43

44 C High Performance 16-/32-bit Controllers C Power-efficient DSPs C High Performance DSPs DaVinci - Digital Media Processors

45 - stałopozycyjne 16-/32-bitowe kontrolery, - wydajność do 150 MIPS, bit stałopozycyjne MAC (jednocyklowe), bit stałopozycyjne MAC (jednocyklowe).

46 Interfejsy: - przetworniki A/D i D/A - PWM (Pulse Width Modulation) - SCI / UART - SPI - CAN 2.0B - I2C

47 Aplikacje: - cyfrowe sterowanie silników/mocy, - cyfrowe układy zasilania, - zaawansowane czujniki, - motoryzacja, - medycyna, - miernictwo.

48 - stałopozycyjne (16-bitowe), - wydajność do 600 MIPS, - 1 lub kilka rdzeni w pojedynczym układzie. Najbardziej efektywne procesory pod względem poboru mocy (3 tryby poboru mocy). Idealne do zastosowań w urządzeniach zasilanych bateryjnie: - tryb czuwania: ok mw, - tryb pełnej pracy: 40mW.

49 TMS320C55xx

50 TMS320C54xx

51 Aplikacje: - przenośne, zminiaturyzowane cyfrowe systemy audio (MP3/AAC), - centrale telefoniczne, - bezprzewodowe zestawy samochodowe, - przenośne urządzenia medyczne (np. glukometry, rejestratory pracy serca Holter) - telefony bezprzewodowe VoIP/DECT, - czytniki linii papilarnych, - odbiorniki GPS Przenośne urządzenia komunikacyjne: - telefony komórkowe (GSM / UMTS) - pagery - modemy

52 C62xx 32-bitowe stałopozycyjne procesory C67xx 32-bitowe zmiennoprzecinkowe procesory C64xx 32-/64-bitowe stałopozycyjne procesory C66xx wielordzeniowe zmiennoprzecinkowe procesory

53 C62xx 32-bitowe stałopozycyjne procesory - wydajność do 2400 MIPS, 300MHz MMACS - wykonuje do 8 32-bitowych instrukcji na 1 cykl zegarowy VelociTI Advanced Very-Long-Instruction-Word (VLIW) C62x DSP Core 8 niezależnych jednostek funkcjonalnych (VelociTI ) : - 6 ALU (32-/40-Bit) - Dwa układy mnożące (wykonujące: dwa mnożenia 16 x 16-bit (32-bitowy wynik) w jednym cyklu zegarowym) bitowe rejestry ogólnego przeznaczenia (GP)

54 C67xx - 32bitowe zmiennoprzecinkowe procesory - wydajność do 2400/1800 MIPS/MFLOPS, 300MHz MMACS - wykonuje do 8 32-bitowych instrukcji na 1 cykl zegarowy Advanced Very Long Instruction Word (VLIW) TMS320C67x DSP Core 8 niezależnych jednostek funkcjonalnych (VelociTI ) : - 2 ALU (Fixed-Point) -4 ALUs (Floating-/Fixed-Point) -2 Multipliers (Floating-/Fixed-Point) bitowe rejestry ogólnego przeznaczenia (GP) Sprzętowa realizacja arytmetyki zmiennoprzecinkowej: Single-Precision (32-bit) / Double-Precision (64-bit).

55 C64xx 32-/64-bitowe stałopozycyjne procesory Wydajność do 9600 MIPS/MMACS (16-bit), 1.2 GHz Jednostka mnożąca (.M) wykonuje jedną z poniższych operacji w 1 cyklu zegarowym : - Mnożenie 32 x 32 bit, - Dwa mnożenia 16 x 16 bit, - Dwa mnożenia 16 x 32 bit, - Cztery mnożenia 8 x 8 bit, - Cztery mnożenia 8 x 8 bit (+dodawanie) - Cztery mnożenia 16 x 16 bit (+ dodawanie/ odejmowanie) - realizacja mnożeń na liczbach zespolonych

56 C66xx wielordzeniowe zmiennoprzecinkowe procesory

57 - Interfejsy I2C (inter-integrated circuit bus module), - Interfejsy McBSPs (multichannel buffered serial), - 64-bitowe timery ogólnego przeznaczenia (konfigurowalne jako dwa 32-bitowe), - 16-bitowe / 32-bitowe interfejsy dla procesora nadrzędnego (HPI16/HPI32), - Interfejs PCI (peripheral component interconnect), - 16-pin general-purpose input/output port (GPIO) with programmable interrupt/event generation modes, - Kontroler Ethernet (10/100/1000 bit) -media access controller (EMAC), moduł MDIO (management data input/output) jako cześć EMAC pozwala obsłużyć do 32 urządzeń fizycznych, - Elastyczny interfejs pamięci zewnętrznej (32-bit EMIF / 64-bit EMIFA), z obsługą urządzeń synchronicznych i asynchronicznych, np. obsługujący pamięci 32-bitowe DDR2 SDRAM -Viterbi Decoder co-processor (VCP) -Turbo Decoder co-processor (TCP)

58 Aplikacje: Infrastruktura komunikacji bezprzewodowej - anteny, - stacje bazowe, - bramy dostępowe. Infrastruktura komunikacji przewodowej - telefony, bramki VoIP (ang. Voice over Internet Protocol), - centrala abonencka PBX (ang. Private Branch Exchange). Cyfrowe systemy video - konferencyjne, - obserwacji / inwigilacji, - kodery / dekodery, - routery szerokopasmowe. Systemy obróbki obrazu / sygnałów - medyczne, - inspekcyjne, - systemy obronne (wojsko), - radary, - sonary.

59 Aplikacje: - kodowanie / dekodowanie obrazu i głosu, - nadajniki / odbiorniki wideo, - serwery konferencji wideo, - systemy kodowania i miksowania wideo wysokiej rozdzielczości (High-Definition), - bezprzewodowe stacje bazowe, - HD Radio, - laboratoria obróbki i druku zdjęć,

60 High-Performance Digital Media Processor (TMS320DM642) Wydajność do 5760 MIPS/MMACS, 720-MHz Wykonuje 8 32-bitowych instrukcji na cykl zegarowy Pełna kompatybilność softwareowa z C64x VelociTI.2 Extensions to VelociTI Advanced Very-Long- Instruction-Word (VLIW) TMS320C64x DSP Core 8 niezależnych jednostek funkcjonalnych (VelociTI.2 ) : - 6 ALU (32-/40-Bit) (każdy realizuje arytmetykę 32-bitową (1x), 16-bitową (2x), 8-bitową w jednym cyklu zegarowym) - Dwa układy mnożące (wykonujące: cztery mnożenia 16 x 16-bit (32-bitowy wynik) lub osiem mnożeń 8 x 8-bit (16-bitowy wynik) w jednym cyklu zegarowym) bitowe rejestry ogólnego przeznaczenia (GP) Kompresowalne instrukcje redukujące wielkość kodu

61

62 Aplikacje: - wysoko-wydajne aplikacje kodowania i dekodowania wideo, - telefony wideo, - IP set-top box, - systemy bezpieczeństwa - wideo, - samochodowe systemy informacyjne, - aparaty i kamery cyfrowe, - przenośne urządzenia wideo.

63 Starter Kits

64 Evaluation Modules (EVM)