WYKŁAD 5. Zestaw DSP60EX. Zestaw DSP60EX

Transkrypt

1 Zestaw DSP60EX

2 Karta DSP60EX współpracuje z sterownikiem DSP60 i stanowi jego rozszerzenie o interfejs we/wy cyfrowy, analogowy oraz użytkownika. Karta z zamontowanym sterownikiem pozwala na wykorzystanie aż czterech procesorów: 2x TMS320C6713 (DSP), 1x ATMega128 (RISC), 1x NIOS2E (RISC)

3 wejść analogowych, 3x 16-bitowe przetworniki ADS8556 z konfigurowalnym zakresem napięć wejściowych oraz izolowaną magistralą cyfrową (względem fragmentu 4 z rys. 9.1) Gniazdo USB konwertera USB-RS232 (dwuprzewodowy) z izolacją magneto rezystancyjną względem 4. Prędkość transmisji do 3Mb/s. Konwerter jest podłączony do szeregowego portu procesora ATMega128 nr 0 4 izolowane wyjścia cyfrowe sterowane przez procesor ATMega128 dedykowane do pracy z stycznikami Główna część karty z osadzoną płytką sterownika DSP60, wyświetlaczem LCD (4x20) podłączonym do ATMega128, 4 przyciskami podłączonymi do ATMega128, 3 przełącznikami podłączonymi do układu FPGA oraz 12 diodami LED podłączonymi również do układu FPGA. Poza tym w części nr 4 znajdują się: buz zer, odbiornik podczerwieni zgodny z RC5 (pilot telewizyjny), karta SD/MMC, zegar RTC, złącze dla termometru 1-wire. Izolowane złącze RS232/RS485, podłączone do ATMega128 Separowane 36 wyjścia oraz 36 wejścia cyfrowe

4 1. Konfiguracja DSP 2. Konfiguracja FPGA 3. Wybór EPCS 4. Przyciski RESET oraz wyboru trybu 5. Szybki, separowany port komunikacji szeregowej 6. Główne wejście zasilania

5 HDR302 HDR100 HDR303 JTAG MASTER JTAG SLAVE TMS320C6713B BGA, 300MHZ, 32BIT EMIF DSP1 (MASTER) HPI TMS320C6713B BGA, 300MHZ, 32BIT EMIF DSP2(SLAVE) SDRAM 64MB FLASH 2MB SDRAM 64MB FLASH 2MB EP3C40 FBGA IO HDR200 HDR300 HDR301 Schemat blokowy sterownika DSP60

6 Zestawienie głównych układów scalonych sterownika DSP60: Procesor sygnałowy DSP: TMS320C6713B, 300 MHz, BGA, HPI + 32-BIT EMIF, Texas Instruments Programowalny układ logiczny FPGA: EP3C40 w obudowie BGA484, Altera 2 pamięci równoległe flash po 2MB każda: EN29LV160BT, EON 4 pamięci SDRAM MT48LC16M16A2P-7E, łącznie do 128MB, Micron Bufor i powielacz (x4) sygnału zegarowego: CDCV304, Texas Instruments

7 Napięcia zasilania w sterowniku DSP60

8 Nadrzędny schemat ideowy sterownika DSP60

9 Złącza sterownika DSP60

10 J100, J200 Gniazda męskie 2x7 raster 2,54 mm do podłączenia emulatora JTAG XDS510USB, XDS510GalvanicUSB, XDS560. Należy zwrócić uwagę na pin nr 6. Jeśli wtyczka emulatora JTAG XDS510USB ma zaślepiony otwór nr 6 to pin ten należy wymontować. Odwrotne podłączenie wtyczki może spowodować uszkodzenie emulatora (przeważnie uszkodzeniu ulegają diody zabezpieczające i bufory). M_CFG, S_CFG Zworki konfiguracyjne procesora DSP Złącza konfiguracyjne dla procesorów DSP. U góry znajduje się widok na złącze M_CFG, gdzie HD[8] = HI, HD[4:3]= HI LO (0x10), HD[14] = LO. Aby uaktywnić interfejs HPI procesora DSP_MASTER należy HD[14] podłączyć do HI.

11 JTAG2 Standardowe złącze JTAG dla układów FPGA firmy Altera. Do złącza należy podłączyć programator USB_BLASTER, który jest wymagany dla konfigurowania układu FPGA oraz programowania pamięci EPCS. J300 Sterownik DSP60 oferuje dwie pamięci EPCS16. Aktywacja jednej z pamięci polega na ustawieniu zworek wg poniższego schematu (widok na płytce DSP60 jest odwrócony o 180 ).

12 SERIAL1 Do tego gniazda podłącza się wtyczkę IDC10 modułu separowanej transmisji szeregowej. Po stronie modułu należy wybrać odpowiednią opcję z dwóch możliwych: SERIAL1 tryb 1 4 dwuprzewodowe kanały RS232 Piny 1, 2, 3, 4 złącza SERIAL1 oraz SERIAL2 są niezmienne funkcjonalnie i należą do kanału C oraz D konwertera usb-serial FT4232H na ten czas przyjęta prędkość transmisji w każdym kanale wynosi 1Mb/s bufor sprzętowy każdego kanału wynosi 2kB bufor pośredniczący w FPGA ustalono na 256B transmisji pośredniczy specjalny blok w strukturze cyfrowej, dla każdego kanału jest on identyczny SERIAL2 tryb 2 2 kanały RS232 + interfejs SPI (MISO, MOSI, SCK, CS) prędkość maksymalna RS232 wynosi 12Mb/s prędkość maksymalna interfejsu SPI to 30Mb/s gdy opcja SERIAL2 nie jest wykorzystywana nie trzeba lutować wszystkich elementów w module separowanej transmisji szeregowej

13 Złącza SERIAL1 oraz SERIAL2 znajdujące się w module separowanej transmisji szeregowej Wykorzystanie kanałów konwertera FT4232H: kanał A : aplikacja StdOutPort dla procesora DSP MASTER kanał B : aplikacja StdOutPort dla procesora DSP SLAVE kanał C : aplikacja TmsProgrammer dla procesora DSP MASTER kanał D : aplikacja TmsProgrammer dla procesora DSP SLAVE

14 HDR100 Na złączu znajdują się piny: - interfejsu HPI - szeregowej transmisji I2C (DSP_MASTER_SCL0, DSP_MASTER_SDA0) - interfejsu MCASP (mogą być skonfigurowane jako GPIO ale nie zostało to zweryfikowane praktycznie) - przerwanie zewnętrzne EINT[6] procesora DSP MASTER - timera nr 1 procesora DSP MASTER

15 HDR200 Na złączu znajdują się piny: - zasilania IN5V (5V) - szeregowej transmisji I2C (DSP_SLAVE_SCL0, DSP_SLAVE_SDA0) - interfejsu MCASP procesora SLAVE (mogą być skonfigurowane jako GPIO ale nie zostało to zweryfikowane praktycznie) - przerwanie zewnętrzne EINT[7] procesora DSP SLAVE - timera nr 1 procesora DSP SLAVE - 3 wejścia EXT_CLK[15..13]

16 Przykładowe połączenia komunikacyjne sterownika DSP60

17 PRZERWANIA DSP MASTER EXT_INT[7] Przerwanie to podłączone jest do procesora DSP SLAVE Przerwanie jest generowane przez wpis do rejestru kontrolnego HPI procesora DSP SLAVE EXT_INT[6] doprowadzone do złącza HDR100 może być wykorzystane do komunikacji z procesorem komunikacyjnym EXT_INT[5] Doprowadzone do układu FPGA może być wykorzystane do zadań związanych z komunikacją RS lub modulatorem EXT_INT[4] Doprowadzone do układu FPGA może być wykorzystane do zadań związanych z komunikacją RS lub modulatorem PRZERWANIA DSP SLAVE EXT_INT[7] doprowadzone do złącza HDR200 może być wykorzystane do komunikacji z procesorem komunikacyjnym EXT_INT[6] Doprowadzone do układu FPGA EXT_INT[5] Doprowadzone do układu FPGA EXT_INT[4] Doprowadzone do układu FPGA

18 PRZESTRZENIE CE CE[0] zarówno procesor MASTER jak i SLAVE połączono z pamięciami SDRAM, łączenie 32MB CE[1] podłączono do pamięci FLASH CE[2] podłączono do FPGA CE[3] procesora MASTER podłączono do HPI procesora SLAVE CE[3] procesora SLAVE wprowadzono do FPGA ale na ten czas przestrzeń nie jest wykorzystywana GPIO piny CLKOUT2/GP2 procesora DSP Zarówno DSP MASTER jak i DSP SLAVE są podłączone jedną linią GPIO z układem FPGA: MASTER linia DSP_M_CLKOUT2/GP2 SLAVE linia DSP_S_CLKOUT2/GP2 Sygnały te mogą być szczególnie przydatne w pomiarach czasów realizacji zadań DSP gdyż nie należą do grupy sygnałów portu równoległego EMIF. HOST PORT INTERFACE Przestrzeń CE[3] procesora MASTER jest połączona z interfejsem HPI procesora SLAVE. Port HPI procesora MASTER na ten czas nie jest wykorzystywany ale zgodnie z założeniami będzie on wykorzystywany do komunikacji z procesorem na karcie interfejsów.