IR106ROM ID100 FLASHROM SDRAM 29W320EB. 256MBit ADDRESS DATA ROM INTERFACE. 16 Bit MICROPROCESSOR I 2 C-BUS INTERFACE 0 INTERRUPT CONTROLLER

Transkrypt

1 Mikrokontroler, sterowanie magistralami w telewizorach LCD firmy Samsung Część sterująca i system sterowania magistralami procesora PW8 IMAGE PROCESSING CARD READER NH00 TERRESTRIAL FRONTEND IT00 HDMI SiI90 IX80 I C VIDEO MATRIX TEAC ADC DTF870 Bit MICROPROCESSOR I C-BUS 0 I PROCESOR OBAZU II00 I C-BUS 0 NH00 MASTER TUNER FE IV00 VIDEO PW00 I C-BUS NH00 IA00 PIP TUNER (Option) FE DELAY MAD8XYA IV700 VIDEO SAA77A IA00 AUDIO MATRIX TEAD 0 MC IA00 AUDIO PROCESSOR MSPXYK I C-BUS I C-BUS I C-BUS 0 FLASH 9W0EB DVD UNIT RX/TX I/O PORTS 00 PW8B DAC (PWM) INTERRUPT ID00 ID0 SDRAM SDRAM MBit MBit DVB-T FRONTEND ATtiny IM00 MPEG STi8 COMMON I C T90FJR Schematy blokowe w kolorze w postaci pliku pdf są dostępne dla wszystkich Czytelników w Internecie w Bazie Porad Serwisowych w zakładce Spis treści => SE/0/ w pliku «Plik pdf z grafiką». TEST & CONTROL (TECI)

2 TV_KEY DVD_KEY AV_PIN8_IN AV_PIN8_IN VGA_V_IN VGA_H_IN HDMI_HP_DETECT DVI_HP_DETECT AV_PIN8_OUT_ AV_PIN8_OUT_ CR_PWR_ON/OFF CR_ON/OFF PO PPWR RESET AUDIO_STBY RESET_AUDIO RESET MASTER_MUTE LED_R PWM0 AA AB7 V V W AB W W AB W Y W Y0 AB9 Y AA A T AB W0 W9 A/D CONVERTER PORT C PORT B PORT A 00 MICRO PART PW8 SERIAL S DDR MEMORY ADRESS BUS BIDECT. BUS GENERAL PORT H SYSTEM / INTERRUPT MANAGER ADD A B9 A9 A 89 B A E9 AA Y8 AA8 WE OE WR RD CS FLASH_WR DVD_READY RESET NMI DQ0... DQ ID0 DDR SDRAM MBit ID00 DDR SDRAM MBit 0 FLASH 9W0EB RR0 K DQ0... DQ D-FF 7LVX7 VD_STBY 0 RESET GENERATOR VD_STBY DETEKCJA TYPU PANELU Część sterująca procesora PW8 Y9 AB AA0 AA9 AB AB0 W Y V7 W7 I C- BUS 0 I C- BUS I C- BUS TX0 RX0 QR00,88MHz

3 Schemat sterowania pracą TV z procesorem PW8 panel obsługi VD_STBY 00 AA AR RR7 K9 BK00 KEYB V_STBY REMOTE R_LED V_SW RK0 0R P JK00 0R RK008 K TK00 RN0 RK009 80R RK0 00R TK00 BC87B RK00 70 RK00 0R SK00 V LED-G LED_R RK00 9R BK00 PR+ SK00 RK00 0R PR- VOL- BK0 Rd SK00 Gr RK00 R RK07 00R0 VOL+ GE00 7VRVGW SK00 RK00 8R RK0 00R CK00 U0 MENU SK00 CK00 0N0 RK00 K OUT VS POWER SK00 MK0 IK00 K9 TSOPTB RK007

4 GPROBE U9 FLASH MBit U 8MBit U 8MBit I/O PORTS INTERNAL EXT. MEMORY U FLI8 CORTEZ Bit MIKROPROCESOR I PROCESOR OBRAZU IMAGE PROCESSING LOW BANDWIDTH ADC I C-BUS 0 I C-BUS I C-BUS I C-BUS MSTR0 MSTR U MC MSTR PIP (OPTION) Część sterująca i system sterowania magistralami procesora GENESIS CORTEZ U AUDIO PROCESSOR MSP0G UT TUNER U HDMI ANX90F (LVDS LCD PANEL) U AB R8 0k R89 0R V CN CON Schemat sterowania pracą TV z procesorem CORTEZ panel obsługi R00.7k R009 k R00 9.k R00.k R007.k R008 k R00 k R00 0R.0V.V.9V.V.8V.9V.V POWER SOURCE MENU CH- CH+ VOL- VOL+ CC 0.µF J V R00.k S C 0pF S S S S S S7 CC 0.µF CON R8 k7 R k7 R k7 Q N90 R k Q N90 CP LN R0 0R R 00R C 0µF DK _ DIODA LED CZERWONA - NIEBIESKA

5 Część sterująca procesora CORTEZ U9 U U FLASH MBit 8MBit 8MBit 0 SCART PIN 8 (ADC_IN_CTZ) SCART PIN 8 (ADC_IN_CTZ) KEYBOARD AIP_RAW_VS VGA SYC AIP_RAW_HS MUTE PBIAS PPWR PWM0 POWER_ON POWER_OFF /SRESET RESET AF AC0 AF0 AE AF L U U V Y U U AD9 ADC GPIO PORTS LOW BANDWIDTH ADC U I C-BUS 0 AA FLI8 CORTEZ AA MSTR0_SCL MSTR0_SDA A AB I C-BUS A MSTR_SCL MSTR_SDA ADD. EXT. MEMORY Bit MICROPROCESSOR I C-BUS AB AB INTERNAL I C-BUS V V MSTR_SCL SLAVE_SCL MSTR_SDA SLAVE_SDA I PROCESOR OBRAZU W ATX0 W ARX0 IMAGE PROCESSING

6 Wtyk RS DB9 żeński Aktualizacja oprogramowania FLASH-RAM procesora Pixelworks ok. m Kabel połączeniowy do modernizacji pamięci FLASH IFC8 BV00 BE00 SDA SCL H V 0 R G B IC0_DA IC0_CL A IC0/_DA IC0/_CL IV00 EDID TECI RX_VGA TX_VGA 0 9 IV0 RS DRIVER / RECEIVER Wejście LCD VGA DB męski RX0 TX0 0 RV0 K RV0 K RX0 TX0 W Y Y9 AB INTERFEJS SZEREGOWY MAGISTRALA ADRESOWA DWUKIERUN- KOWA MAGISTRALA DANYCH INTERFEJS OGÓLNY 00 PW8 A B9 DQ0... DQ 0 FLASH 9W0EB

7 CPU U SDAE 8 : VGA-Kabel Interface 80 Port równoległy P SDA SCL H V R G B U0 EDID TxD RxD U MUX / DEMUX 7HC0 BINARY OF EN 9 B A TX SC RX SD SCLE 7 TX RX SC SD ISP_SW 9 0 SERIAL S U M000 DMAC I/O PORTS ADD 8 CS0 / CE RD# / OE U FLASH K x 8Bit Metoda aktualizacji oprogramowania procesora TRIDENT

8 PC RS TX RX VGA IN SDA SCL R G B H V U EDID U PROCESOR OBRAZU FLI8 +V AA AA AA AA U /U DDR RAM U9 FLASH RAM CN ARXD ATXD VGA_SDA VGA_SCL MAX V TX RX MIKRO- KONTROLER CN Metoda aktualizacji oprogramowanie procesora GENESIS }