Politechnika Wrocławska Wydział Elektroniki, Katedra K-4. Klucze analogowe. Wrocław 2017

Transkrypt

1 Poliechnika Wrocławska Klucze analogowe Wrocław 2017 Poliechnika Wrocławska Pojęcia podsawowe Podsawą realizacji układów impulsowych oraz cyfrowych jes wykorzysanie wielkosygnałowej pacy elemenów akywnych, przełączanych między sanami odcięcia i przewodzenia (zero - jeden). Przejścia pomiędzy ymi sanami powinny zachodzić w możliwe jak najkrószym czasie. Jeśli klucz jes włączony o U wyj powinno być równe U wej, jeżeli wyłączony o U wyj powinno być równe zero. Realizacja coraz szybszych układów przełączających wynika z konieczności przewarzania coraz większej ilości informacji w jednosce czasu. Współczesna echnologia umożliwia przełączanie elemenów półprzewodnikowych w zakresie nanosekund do kilkudziesięciu pikosekund. 1

2 Poliechnika Wrocławska Pojęcia podsawowe Idealny klucz I I san włączenia san wyłączenia U U zerowa rezysancja w sanie włączenia nieskończona rezysancja w sanie wyłączenia Poliechnika Wrocławska I Pojęcia podsawowe Rzeczywisy klucz I R F san włączenia R F R R >>R F san wyłączenia U U F R R U + U F niezerowa rezysancja w sanie włączenia R F skończona rezysancja w sanie wyłączenia R R 2

3 Poliechnika Wrocławska Pojęcia podsawowe Paramery kluczy analogowych rezysancja w sanie włączenia R F rezysancja w sanie wyłączenia R R zakres napięć wejściowych przenikanie sygnału serującego na wyjście czasy przełączeń wprowadzane zniekszałcenia szcząkowe napięcie klucza maksymalny prąd przewodzenia maksymalna moc rozproszenia Poliechnika Wrocławska Klucze elekroniczne Tranzysor bipolarny jako klucz +E C R C R B E g U be U wy Tranzysor jes serowany silnym sygnałem od sanu zakania do nasycenia 3

4 Poliechnika Wrocławska RC +EC RB Uwy Eg Ube e g E F san akywny ranzysora I Csa i c -E R T włączenie ranzysora T u be u wy U BEwł -E R C b we R san nasycenia ranzysora E C U CEsa d f s r i b I Bwł I BR T b san zakania ranzysora Gdy I C = 0 koniec procesu przejściowego na wyj. Aby na wej napięcie U be osiągnęło poziom E R musi upłynąć czas bierny = 2, 3R b B C we Poliechnika Wrocławska Klucze elekroniczne Tranzysor MOSFET jako klucz E g R g U GS R D C o +E D U wy Układy z MOS sosowane m.in. w scalonych układach cyfrowych, w analogowych ukł. przełączanymi pojemnościami lub w układach z przełączaniem prądów. Szeroki zakres sosowania wynika z faku, że MOS wyróżniają się prosoą echnologiczną i układową, małą powierzchnią i bardzo małym poborem mocy Pojemność C o w prakyce sanowią pojemności wejściowe ranzysora 4

5 Poliechnika Wrocławska Klucze elekroniczne Tranzysor MOSFET jako klucz U gs narasa z τ 1 E F e g -E R T u gs E włączenie klucza usalone u gs 2,2τ 2,2τ 1 1 U OFF -E R d r f +E D i d I DS R D pojawia się i d I DF R g 2 3 przepięcie E g U GS C o U wy u wy +E D U D pass U DF U DSsa Poliechnika Wrocławska Klucze elekroniczne Tranzysor MOSFET jako klucz E F e g -E R T u gs E maleje u 2,2τ gs 2,2τ 1 1 wyłączenie klucza usalone u gs U OFF -E R d r f +E D i d R D I DS I DF i d = 0 R g 2 3 usalone U ds E g U GS C o U wy u wy +E D U D pass U DF U DSsa 5

6 Poliechnika Wrocławska Klucze elekroniczne Tranzysor MOSFET jako klucz CMOS Aby zwiększyć zakres dopuszczalnych napięć wejściowych zamias jednego ranzysora MOSFET sosuje się klucz CMOS, zbudowany z dwóch komplemenarnych ranzysorów MOSFET łączonych równolegle. W akim obwodzie ylko jeden z ranzysorów może być w sanie przewodzenia. Jeżeli na Vin pojawi się san wysoki, o będzie przewodził dolny ranzysor (z kanałem ypu n), górny zaś (z kanałem ypu p) będzie zablokowany. Wyjście Vou przejdzie więc w san niski. Jeśli na Vin pojawi się san wysoki: wówczas będzie przewodził ranzysor górny, co prowadzi do pojawienia się sanu wysokiego na wyjściu. Poliechnika Wrocławska Bramki logiczne Rodzaje 6

7 Poliechnika Wrocławska Bramki logiczne Paramery Obciążalność logiczna bramki (N) - maksymalna liczba bramek, jaka może być równolegle serowana z wyjścia pojedynczej bramki. Napięcia poziomów logicznych (HIGH, LOW) - zakresy napięć wejściowych oraz wyjściowych, kóre układ realizuje jako gwaranowany san 1 oraz gwaranowany san 0. Margines zakłóceń - określa dopuszczalną warość napięcia sygnału zakłócającego, nie powodującego jeszcze nieprawidłowej pracy układu. Moc sra na bramkę - określa moc pobieraną przez układ zeźródła zasilania. Poliechnika Wrocławska Bramki logiczne Paramery Czas propagacji - określa czas opóźnienia odpowiedzi układu na sygnał serujący i jes podsawową miarą szybkości działania układu cyfrowego. 7

8 Poliechnika Wrocławska CMOS - TTL (bramka NAND) Poliechnika Wrocławska Schemay układów TTL CMOS 8

9 Poliechnika Wrocławska Schemay układów TTL CMOS Poliechnika Wrocławska Porównanie TTL - CMOS Pobór prądu przez układy TTL i TTL-LS nie zależy prakycznie od częsoliwości. W układach CMOS poziom przełączania jes równy w przybliżeniu połowie warości napięcia zasilania, w prakyce logiczne 0 o napięcie do 30%U z, a 1 o 60-70%U z. W TTL logiczne 0 jes zdefiniowane jako napięcie w zakresie 0 V do 0,8 V w odniesieniu do masy, a logiczna 1 2,4 V do 5V(przy napięciu zasilania równym 5 V). Napięcie zasilające układy TTL musi zawierać się w przedziale od 4,75 do 5,25 V, a układy CMOS pracują przy napięciach V. 9

10 Poliechnika Wrocławska Porównanie TTL - CMOS 10