Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005

Transkrypt

1 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D Ćwiczenie Nr 8 Implementacja prostego procesora w strukturze programowalnej Opracował: dr inż. Marian Gilewski dr inż. Walenty Owieczko Białystok 2017 r.

2 1. Cel ćwiczenia. 2. Przebieg ćwiczenia. 3. Wymagania BHP 4. Sprawozdanie. 5. Literatura. 1. Cel ćwiczenia. Celem ćwiczenia jest implementacja prostej struktury mikroprocesorowej w strukturze programowalnej. 2. Część pierwsza. Na rysunku 1 pokazano system cyfrowy zawierający kilka 16 bitowych rejestrów, multiplekser, sumator/subtraktor oraz jednostkę sterującą. Dane wchodzą do systemu poprzez 16 bitowy port DIN. Mogą one zostać załadowane do jednego z rejestrów R0... R7 oraz A poprzez 16 bitowy multiplekser. Multiplekser pozwala również na transfer danych pomiędzy rejestrami. Dane wyjściowe multipleksera nazywane są magistralą (bus) według ogólnie przyjętej konwencji. Podczas operacji dodawania/odejmowania pierwszy składnik jest ładowany do rejestru A (akumulatora) za pośrednictwem multipleksera. Po wykonaniu tej czynności, druga 16 bitowa liczba jest podawana do sumatora/subtraktora magistralą systemową. Wynik operacji arytmetycznej jest ładowany do rejestru G, skąd jego zawartość może zostać przesłana do innego rejestru w razie potrzeby. Rys. 1. Schemat systemu cyfrowego.

3 Ten system może wykonywać różne operacje w każdym cyklu zegarowym, zgodnie z zarządzeniem jednostki sterującej (Control unit). Ta jednostka określa kiedy stabilne dane są umieszczone na magistrali systemowej oraz kontroluje do którego rejestru zostaną załadowane. Na przykład, jeżeli jednostka sterująca ustawi sygnały R0out i Ain, multiplekser umieści zawartość rejestru R0 na magistrali i z następnym narastającym zboczem sygnału zegarowego dane zostaną załadowane do rejestru A. Taki system, jaki opisano powyżej, nazwano procesorem. Wykonuje on operacje określone w formie instrukcji. Tabela 1 zawiera listę instrukcji, które procesor obsługuje w tym ćwiczeniu. Czynność Wykonywana funkcja mv Rx, Ry Rx [Ry] mvi Rx, #D Rx D add Rx, Ry Rx [Rx] + [Ry] sub Rx,Ry Rx [Rx] - [Ry] Tab. 1. Instrukcje wykonywane przez processor. Lewa kolumna pokazuje nazwy instrukcji i ich operandy. Składnia typu Rx [Ry] oznacza, że zawartość rejestru Ry jest ładowana do rejestru Rx. Instrukcja przesłania mv (move) pozwala na kopiowanie danych z jednego rejestru do innego. Instrukcja przesłania bezpośredniego mvi (move immediate) Rx D ładuje rejestr Rx stałą 16 bitową wartością. Poszczególne instrukcje (rozkazy) mogą być dekodowane i przechowywane w rejestrze IR z zachowaniem 9 bitowego formatu IIIXXXYYY, gdzie III reprezentuje rodzaj instrukcji, XXX daje rejestr Rx zaś YYY rejestr Ry. Chociaż tylko 2 bity są niezbędne do zakodowania 4 instrukcji, my użyjemy 3 bitów ponieważ do listy rozkazów procesora dołączymy kolejne instrukcje w dalszej części ćwiczenia. Odtąd IR będzie podłączony do 9 bitów 16 bitowego wejścia DIN w sposób pokazany na rysunku 1. W przypadku instrukcji mvi pola YYY nie mają znaczenia i bezpośrednie dane #D są podawane na wejście 16 bitowego portu DIN, po tym rozkaz mvi zostanie zapamiętany w IR. Niektóre instrukcje, jak np. dodawania lub odejmowania, zajmują więcej niż jeden cykl zegarowy na realizację, ponieważ realizowany jest multipleksowany przesył danych po magistrali systemowej. Jednostka sterująca używa 2 bitowego licznika, pokazanego na rysunku 1, pozwalającego na zakończenie takich instrukcji. Procesor rozpoczyna wykonywanie rozkazu z portu DIN po pojawieniu się sygnału startu (Run), zakończenie wykonywania rozkazu procesor potwierdza wyjściowym sygnałem Done. W tabeli 2 przedstawiono sygnały sterujące, które są ustawiane w poszczególnych cyklach zegarowych wykonywanej instrukcji. (mv): I0 T1 T2 T3 RYout, RXin, Done (mvi): I1 DINout, RXin, Done (add): I2 RXout, Ain RYout, Gin Gout, RXin, Done (sub): I3 RXout, Ain RYout, Gin, AddSub Gout, RXin, Done Tab. 1. Sygnały sterujące wystawiane w poszczególnych cyklach zegarowych.

4 3. Część druga. Zaprojektuj i zaimplementuj procesor z rysunku 1 w kodzie VHDL. 1. Otwórz nowy projekt. 2. Napisz wymagany plik VHDL, umieść w projekcie i skompiluj układ. Sugerowany szkielet programu pokazano w części a i b rysunku 2, jednostki projektowe podprogramów użytych w kodzie pokazano w częściach c i d. 3. Zastosuj symulację funkcjonalną do weryfikacji projektu. Przykładowy wynik symulacji funkcjonalnej pokazano na rysunku 3. Pokazuje on wartość (2000) 16 ładowaną do IR z DIN w 30 ns. Ten wynik reprezentuje rozkaz mvi R0,#D, gdzie D = 5 ładowane jest do R0 na zboczu zegarowym 50 ns. Dalej symulacja pokazuje rozkaz mv R1,R0 w 90 ns, add R0,R1 w 110 ns oraz sub R0,R0 w 190 ns. Zauważ iż symulator pokazuje DIN jako 4 bitową heksadecymalną liczbę zaś zawartość IR jako 3 bitową liczbę oktalną. 4. Otwórz nowy projekt w którym zaimplementujesz układ na platformie DE2. Ten projekt powinien zawierać top-level plik z wymaganymi portami wejściowymi i wyjściowymi. Skonkretyzuj twój procesor. Użyj SW 15-0 do sterowania DIN, SW 17 jako przełącznika startu Run, KEY0 jako Reset, KEY1 jako Clock. Magistralę podłącz do LEDR 15-0 a Done do LEDR Dodaj do projektu niezbędne przypisania pinów. 6. Przetestuj pracę układu manipulując przełącznikami i obserwując diody. LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_signed.all; ENTITY proc IS PORT ( DIN : IN STD_LOGIC_VECTOR(15 DOWNTO 0); Resetn, Clock, Run : IN STD_LOGIC; Done : BUFFER STD_LOGIC; BusWires : BUFFER STD_LOGIC_VECTOR(15 DOWNTO 0)); END proc; ARCHITECTURE Behavior OF proc IS... declare components... declare signals High <= 1 ; Clear <=... Tstep: upcount PORT MAP (Clear, Clock, Tstep_Q); I <= IR(1 TO 3); decx: dec3to8 PORT MAP (IR(4 TO 6), High, Xreg); decy: dec3to8 PORT MAP (IR(7 TO 9), High, Yreg); Rys. 2a. Szkielet programu procesora. controlsignals: PROCESS (Tstep_Q, I, Xreg, Yreg)... specify initial values CASE Tstep_Q IS WHEN "00" => - - store DIN in IR as long as Tstep_Q = 0

5 IRin <= 1 ; WHEN "01" => - - define signals in time step T1 CASE I IS... WHEN "10" => - - define signals in time step T2 CASE I IS... WHEN "11" => - - define signals in time step T3 CASE I IS... END PROCESS; reg_0: regn PORT MAP (BusWires, Rin(0), Clock, R0);... instantiate other registers and the adder/subtracter unit... define the bus END Behavior; Rys. 2b. Szkielet programu procesora. LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_signed.all; ENTITY upcount IS PORT ( Clear, Clock : IN STD_LOGIC; Q : OUT STD_LOGIC_VECTOR(1 DOWNTO 0)); END upcount; ARCHITECTURE Behavior OF upcount IS SIGNAL Count : STD_LOGIC_VECTOR(1 DOWNTO 0); PROCESS (Clock) IF (Clock EVENT AND Clock = 1 ) THEN IF Clear = 1 THEN Count <= "00"; ELSE Count <= Count + 1; END PROCESS; Q <= Count; END Behavior; Rys. 2c. Podprogram kodu procesora.

6 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY dec3to8 IS PORT ( W : IN STD_LOGIC_VECTOR(2 DOWNTO 0); En : IN STD_LOGIC; Y : OUT STD_LOGIC_VECTOR(0 TO 7)); END dec3to8; ARCHITECTURE Behavior OF dec3to8 IS PROCESS (W, En) IF En = 1 THEN CASE W IS WHEN "000" => Y <= " "; WHEN "001" => Y <= " "; WHEN "010" => Y <= " "; WHEN "011" => Y <= " "; WHEN "100" => Y <= " "; WHEN "101" => Y <= " "; WHEN "110" => Y <= " "; WHEN "111" => Y <= " "; ELSE Y <= " "; END PROCESS; END Behavior; LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY regn IS GENERIC (n : INTEGER := 16); PORT ( R : IN STD_LOGIC_VECTOR(n-1 DOWNTO 0); Rin, Clock : IN STD_LOGIC; Q : BUFFER STD_LOGIC_VECTOR(n-1 DOWNTO 0)); END regn; ARCHITECTURE Behavior OF regn IS PROCESS (Clock) IF Clock EVENT AND Clock = 1 THEN IF Rin = 1 THEN Q <= R; END PROCESS; END Behavior; Rys. 2d. Podprogram kodu procesora.

7 Rys. 3. Symulacja procesora. 4. Część czwarta. W tej części zaprojektuj układ przedstawiony na rysunku 4, w którym dołączono moduł pamięci oraz licznik do układu poprzedniego. Licznik jest używany do odczytu adresu instrukcji w pamięci i zapewnia procesorowi potokowy dopływ instrukcji. Dla uproszczenia projektowania i testowania układu użyjemy oddzielnych sygnałów zegarowych PClock i MClock dla procesora i pamięci. Rys. 4. Połączenia procesora z pamięcią i licznikiem. 1. Utwórz nowy projekt. 2. Napisz top-level plik VHDL konkretyzujacy procesor, pamięć i licznik. Użyj MegaWizard Plug-In Manager do stworzenia pamięci ALTSYNCRAM. 16 bitowa pamięć powinna posiadać głębokość 32 słów. Pierwszy ekran Wizard pokazano na rysunku 5. Ponieważ pamięć posiada tylko port odczytu, jest to zatem synchroniczna pamięć ROM, zawierająca bufor sygnału adresowego. W celu umieszczenia instrukcji w pamięci potrzebujesz zdefiniowania jej wartości początkowej, która zostanie załadowana podczas programowania FPGA. Można to zrobić z zastosowaniem modułu Wizard.

8 Rys. 5. Konfiguracja ALTSYNCRAM. Odpowiedni ekran MegaWizard Plug-In Manager przedstawiono na rysunku 6. Rys. 6. Specyfikacja pliku inicjującego RAM. Wybraliśmy plik o nazwie inst_mem.mif, który będzie utworzony w katalogu projektu. Przeczytaj on-line Help opisujący format pliku MIF. Utwórz taki plik, zawierający instrukcje do testowania procesora.

9 3. Zastosuj symulację funkcjonalną do przetestowania układu. Upewnij się, iż poprawnie pobiera on dane z pamięci ROM i wykonuje przez procesor. 4. Dołącz do układu niezbędne nazwy portów i przypisania pinów. Użyj SW 17 jako sygnału Run, KEY0 jako Reset, KEY1 jako MClock, KEY2 jako PClock. Połącz magistralę z LEDR 15-0 oraz LEDR 17 z Done. 5. Skompiluj układ i załaduj FPGA. 6. Przetestuj jego pracę manipulując przełącznikami i obserwując diody. 5. Wymagania BHP Warunkiem przystąpienia do wykonywania ćwiczenia jest zapoznanie się z instrukcją stanowiskową BHP stosowaną w Laboratorium i ogólnymi zasadami pracy przy stanowisku komputerowym. Instrukcje te powinny być przedstawione studentom podczas pierwszych zajęć laboratoryjnych i dostępne do wglądu w Laboratorium. Tekst instrukcji stanowiskowej obowiązującej w Laboratorium został umieszczony na początku niniejszego opracowania.