Współpraca procesora pamięcią

Transkrypt

1 Współpraca procesora pamięcią 1

2 Architektura systemu komputerowego Architektura polega na ścisłym podziale komputera na trzy podstawowe części: procesor, pamięć (zawierająca dane oraz program), urządzenia wejścia/wyjścia (I/O). PAMIĘĆ PODSTAWOWA URZĄDZENIA ZEWNĘTRZ. PROCESOR 2

3 Współpraca procesora z pamięcią zewnętrzną (1) Magistrala adresowa ROM Pamięć programu Magistrala danych Sygnały sterujące CS, OE FLASH, SRAM, DRAM RAM Mikroprocesor Pamięć danych CS, OE WR FLASH, SRAM, DRAM 3

4 Współpraca procesora z pamięcią zewnętrzną (2) ColdFire magistrala wewnętrzna sterownik DRAM SDRAM / DDR sterownik magistrali zewnętrznej SRAM moduł chip select FLASH / EEPROM 4

5 Podział pamięci 5

6 Hierarchia pamięci (1) 6

7 Hierarchia pamięci (2) Processor Control Size: ~1 ns ~100 B On-Chip Cache Speed: Registers Datapath Second Level Cache (SRAM) ~10 ns-100 ns ~kb-mb Main Memory (DRAM) ~100 ns ~MB Tera 10^12 => TB Peta 10^15 => PB Exa 10^18 => EB Secondary Storage (Disk) Tertiary Storage (Tape) ~10 ms ~10 sec ~GB ~TB 7

8 Pamięci tylko do odczytu (Read Only Memory) 8

9 Pamięci stałe ROM w systemach mikroprocesorowych Pamięci ROM wykorzystuje się do: Przechowywania programu, Budowy dekoderów adresowych Przechowywania stałych (parametrów) Przechowywania ustawień systemowych Realizacji funkcji nieliniowych, trygonometrycznych, itp., (np. tablicowanie) 9

10 Pamięć stała (1) PROM 8x1 bit 10

11 Pamięć stała (2) A0-A19-1MB D0-D7 11

12 Pamięć EPROM 12

13 Pamięci EPROM 13

14 Pamięci EPROM / SRAM +12 V +5 V EPROM SRAM 14

15 Odczyt danej z pamięci EPROM 15

16 Pamięci EPROM <=> EEPROM ~100 nm +25 V + 16V GND Elektrony gorące: 10^5 V/cm Programowanie = wpisanie zer do komórek pamięci Pamięć EEPROM Kasowanie Programowanie 16

17 Pamięć EEPROM VCC=VPP=5 V Matryca pamięci 17

18 EEPROM 28C64A 18

19 Odczyt pamięci EEPROM 19

20 Zapis pamięci EEPROM 20

21 2 Pamięć EEPROM z interfejsem I C Niewielka pamięć z interfejsem szeregowym 8k x 8 = 64 kb 21

22 Pamięci EPROM <=> FLASH ~100 nm +25 V ~10 nm + 16V GND Elektrony gorące: 10^5 V/cm Programowanie = wpisanie zer do komórek pamięci Kasowanie Programowanie 22

23 Pamięci FLASH (1) Zalety: Możliwość szybkiego kasowania sektorów (bloków) pamięci, Duża pojemność pamięci (jednotranzystorowe komórki), Niskie napięcie zasilania (3,3 V, 5 V), Krótki czas odczytu danych (~10 ns). Niewielkie rozmiary, Duża odporność na wstrząsy, Mały pobór energii. Wady: Brak możliwości kasowania pojedynczych bajtów. 23

24 Pamięci FLASH (2) 24

25 Pamięć FLASH NAND vs NOR NAND FLASH NOR FLASH 25

26 Kasowanie zawartości pamięci 26

27 Dołacze 27

28 Pamięci o dostępie swobodnym (Random Access Memory) 28

29 Schemat blokowy pamięci SRAM 29

30 Komórka pamięci statycznej

31 Matryca pamięci statycznej 31

32 Pamięci SRAM Zalety: Szybki czas zapisu oraz odczytu (~10 ns), Niskie napięcie zasilania (~1.2V - 5 V), Niewielkie rozmiary, Mały pobór energii. Wady: Stosunkowo niewielkie pojemności pamięci (< 4 MB), Wysoka cena pamięci. 32

33 Pamięci statyczne 33

34 Pamięci dynamiczne DRAM Dane A19-A10 A9-A0 34

35 Komórka pamięci dynamicznej Kontakty aluminiowe Tranzystor MOS Zewnętrzna okładka kondensatora Izolator Wewnętrzna okładka Kondensator kondensatora Czas odświeżania: 4 16 ms 35

36 Pamięć DRAM 1 Mx4 36

37 Pamięci 32-bitowe 37

38 VAX 8600 memory board 38

39 Pamięci dynamiczne Procesor z dwoma pamięciami SDRAM 39

40 Cykl odczytu z pamięci dynamicznej Cykl odczytu Czas dostępu trac 40

41 Cykl zapisu do pamięci dynamicznej 41

42 Cykl szybkiego stronicowania (odczyt) 42

43 Cykl odświeżania Odświeżanie typu CAS przed RAS Pamięć MCM54400A-60 (1 Mx4): Cykl odświeżania: TR=16 ms, czas dostępu: trac=60 ns, cykl odczytu: trc=110 ns, Czas potrzebny na odświeżenie 1024 wierszy: 1024 * 110 ns = 113 us (0,7 % cyklu TR) 43

44 Współpraca pocesora rodziny 68k z pamięcią 44

45 Motorola MC

46 Przestrzenie adresowe procesora Motorola z rodziny 68k CPU space przestrzeń adresowa procesora (obsługa rejestrów specjalnych RAMBAR, FLASHBAR, konfiguracja pamięci cache, kooprocesor, itp...), instrukcja MOVES 46

47 Dekoder adresowy procesora MC68020 CPU space 47

48 Sygnały procesora Motorola (2) 48

49 Motorola MC

50 Obudowa procesora MC

51 Współpraca procesora z pamięcią z magistralą 16 bitową A31 - A1 51

52 Współpraca procesora z urządzeniami o różnych magistralach danych 52

53 Transfery danych procesora motorola 53

54 Dynamic Bus Sizing 54

55 Zależności pomiędzy ilością przesyłanych bajtów, a magistralą 55

56 Dynamic Bus Sizing 56

57 Transfer danej spod nieparzystego adresu przez 16-bitową magistralę 16 bit Próba odczytu 4 bajtów Próba odczytu rozkazu umieszczonego pod nieparzystym adresem w pamięci programu powoduje wystąpienie wyjątku (Address Error Exception). Rozwiązanie problemu: Rozkazy powinny być wyrównane do granicy 2 bajtów lub 4 bajtów (dyrektywa asemblera ALIGN). 57

58 Przebiegi obrazujące zapis danych pod nieparzysty adres 58

59 Współpraca pamięci DRAM z procesorem 68k Address strobe Data strobe Read/Write Zewnętrzny sterownik pamięci DRAM D0-D15 59

60 Współpraca pocesora rodziny ColdFire z pamięcią 60

61 Przestrzeń adresowa procesora ColdFire 0x BS3 = 0 BS2 = 0 BS1 = 0 BS0 = 0 D31..D24 D23..D16 D15..D8 D7..D0 Byte 0 Byte 1 Byte 2 Byte 3 Byte 4 Byte 5 Byte 6 Byte 7 Byte FFFFFFF8 Byte FFFFFFF9 Byte FFFFFFFA Byte FFFFFFFB 0xFFFF.FFFF B Byte FFFFFFFC Byte FFFFFFFD Byte FFFFFFFE Byte FFFFFFFF 32 bit 2^32 = 2 G words = 4 G bytes 61

62 Współpraca urządzeń peryferyjnych z pamięcią i procesorem 62

63 Urządzenia peryferyjne mapowane na przestrzeń pamięci Magistrala łącząca procesor z pamięcią może się okazać wąskim gardłem systemu. Ograniczona szybkość transmisji pomiędzy procesorem, a pamięcią w porównaniu z ilością dostępnej pamięci nazywana jest wąskim gardłem von Neumanna (ang. von Neumann bottleneck). Jak można przeciwdziałać? 1. Pamięć cache, 2. Układ DMA. 63

64 Zastosowanie układów programowalnych do budowy dekoderów adresowych Procesor Układ programowalny CPLD/FPGA sterownik DRAM sterownik magistrali zewnętrznej magistrala wewnętrzna SDRAM / DDR SRAM Rejestry konfiguracyjne moduł chip select FLASH / EEPROM 64

65 Dekoder adresowy w języku VHDL Entity AddressDecoder is port ( Address : in std_logic_vector(19 downto 0); CS_RAM1, CS_RAM2, CS_ROM1, CS_ROM2 CS_PER1, CS_PER2 : out std_logic ); end AddressDecoder; Architecture behavior of AddressDecoder is begin CS_RAM1 <= '0' when address<0x1000 else '1'; CS_RAM1 <= '0' when (address>=0x1000 and address<0x2000) else '1'; CS_ROM1 <= '0' when (address>=0x2000 and address<0x3000) else '1'; CS_ROM1 <= '0' when (address>=0x3000 and address<0x4000) else '1'; CS_PER1 <= '0' when (address>=0x4000 and address<0x4100) else '1'; CS_PER2 <= '0' when (address>=0x4100 and address<0x6102) else '1'; End behavior; 65

66 Współpraca procesora z pamięcią zewnętrzną (1) ROM Magistrala adresowa Pamięć programu Magistrala danych Sygnały sterujące CS, OE Mikroprocesor FLASH, SRAM, DRAM RAM Pamięć danych CS, OE WR FLASH, SRAM, DRAM 66

67 Współpraca procesora z pamięcią zewnętrzną (2) ColdFire magistrala wewnętrzna sterownik DRAM SDRAM / DDR sterownik magistrali zewnętrznej SRAM moduł chip select FLASH / EEPROM 67

68 Wewnętrzna pamięć statyczna Procesory z rodziny ColdFire posiadają do 128 kb wewnętrznej pamięci statycznej obsługiwanej w ciągu jednego cyklu zegarowego dołączonej do szybkiej magistrali wewnętrznej (pamięć dwuportowa). 68

69 Rejestr konfigurujący RAMBAR Przykład: RAMBAR = 0xF Adres bazowy = F , rozmiar = 64 kb (2^16) wyłączone DMA, R/W 69

70 Moduł obsługujący urządzenia dołączone do zewnętrznej magistrali (1) \CS \BS \TS Dane ColdFire Adres A0-A23 Moduł Chip Select Dane Adres \W/R \WR \TA \OE Pamięć \TA Transfer Acknowledge, potwierdzenie transmisji \TS Transfer Strobe, ważne dane oraz adresy na magistralach \TIP Transfer In Progres, utrzymywany w stanie niskim do zakończenia transmisji \TEA Transfer Error, wejście sygnalizacji błędu zewnętrznego 70

71 Moduł obsługujący urządzenia dołączone do zewnętrznej magistrali (1) 71

72 Rejestry konfiguracyjne Chip Select Address Registers (CSAR0 CSAR6) Chip Select Mask Registers (CSMR0 CSMR6) 72

73 Chip Select Control Registers (CSCR0 CSCR6) 73

74 Moduł obsługujący urządzenia dołączone do zewnętrznej magistrali (2) 74

75 Cykl odczytu Narastające zbocze zegara 75

76 Podstawowy cykl zapisu 76

77 Cykl odczytu z szybką zakończeniem Tryb z szybkim zakończeniem nie może zostać użyty podczas wewnętrznej terminacji. 77

78 Cykl zapisu burst ( ) Cykle zapisu i odczytu wykorzystywane podczas transmisji DMA oraz operacji na pamięci podręcznej. 78

79 Sterownik pamięci dynamicznej Obsługa dwóch pamięci dynamicznych SDRAM MCF528x (MCF520x/MCF527x pamięci DDR) Programowalne linie SRAS, SCAS oraz czas odświeżania Obsługa pamięci 8, 16, 32 bitowych 79

80 Transmisja zapisu do pamięci SDRAM Transfer typu burst 80

81 Rejestry konfiguracyjne 81

82 64 Mbit pamięć firmy Micron 82

83 Dołączenie pamięci SDRAM Micron 64 MB 83

84 Konfiguracja pamięci SDRAM 84

85 Bezpośredni dostęp do pamięci DMA 85

86 Bezpośredni dostęp do pamięci (1) Zadanie Napisać program w języku asembler kopiujący blok danych o wielkości 512 B z bufora interfejsu sieciowego (eth0) do pamięci danych (pod adres 0x1000). Urządzenie eth0 mapowane jest pod adresem 0xFFC

87 Bezpośredni dostęp do pamięci (2) DMA request DMA ack 87

88 Układ DMA procesora ColdFire 88

89 Układ DMA procesora ColdFire Cechy modułu DMA: Cztery niezależne programowalne kanały DMA Automatyczne wyrównywanie podczas dostępu do przestrzeni adresowej obu urządzeń, Transfer danych 8-, 16-, 32-, or 128-bitowych, Transfer jednokrotny lub ciągły, Transfer z urządzeń o różnych szerokościach magistral, Niezależne rejestry adresowe dla obu urządzeń między, którymi wykonywany jest transfer Zgłaszanie przerwań w przypadku nieprawidłowego odczytu 89

90 Sterowniki DMA 90

91 Pamięć podręczna (Cache) (1) Pamięć podręczna procesorów ColdFire jest przeznaczona do przechowywania kopii niewielkiego obszaru pamięci programu i /lub danych (16 kb rozmiar linii danych), Pamięć dołączona do szybkiej magistrali wewnętrznej procesora, Odczyt/zapis w ciągu jednego cyklu zegarowego, Procesor MCF5282 wyposażony jest w 2 kb pamięci (512 x 32), MCF547x/8x z rodziny V4e = 32 kb (Pentium III cache L1 = 32 kb). Dane Rdzeń procesora ColdFire Adres Syg. sterujące Dane Pamięć podręczna Adres Syg. sterujące Pamięć zewnętrzna 91

92 Pamięć podręczna (Cache) (2) 7 bit = 2^7 = 128 Linijka pamięci podręcznej 92

93 Rejestry konfiguracyjne Maska adresu Adres bazowy Write protect Tryb pracy S/U Pamięć aktywna 93

94 Rejestr konfiguracyjny CACR 94