architektura komputerów w. 6 Pamięć I

Transkrypt

1 architektura komputerów w. 6 Pamięć I Pamięć -własności Pojemność rozmiar słowa liczba słów jednostka adresowalna jednostka transferu typ dostępu skojarzeniowy swobodny bezpośredni sekwencyjny wydajność czas dostępu czas cyklu szybkość transferu architektura komputerów w 6 1

2 Pamięci o dostępie swobodnym Czas dostępu t - czas, jaki upływa od momentu podania adresu komórki na wejścia adresowe pamięci do momentu ustalenia informacji na wyjściu pamięci. Dostęp swobodny (Random Access) - czas dostępu do informacji zapisanej w komórce pamięci jest niezależny od położenia tej komórki w matrycy pamięci. y 2 Komórki t 2 Matryca pamięci y 1 Adres Adres 1 Adres 2 t 1 y 1 Wyjście y 2 Hierarchia rejestr szybkość cache pamięć operacyjna Czas dostępu pamięć zewnętrzna koszt pojemność architektura komputerów w 6 2

3 Hierarchia Pamięć. Technologie. pamięć : RAM ROM SRAM DRAM ROM PROM EPROM EEPROM RAM - Random Access Memory ROM - Read Only Memory SRAM - Static RAM DRAM - Dynamic RAM PROM - Programmable ROM EPROM - Erasable PROM EEPROM - Electrically Erasable PROM architektura komputerów w 6 3

4 Pamięci typu ROM p X 0 A X i ROM m n X m-1 n ROM uniwersalny układ kombinacyjny Y D C B A MATRYCA OR (PROGRAMOWALNA) Pamięci typu ROM (struktura) MATRYCA AND (STALA) y 3 y 2 y 1 y 0 architektura komputerów w 6 4

5 Pamięci typu ROM (struktura) architektura komputerów w 6 5

6 Pamięć EPROM. Technologia Bit pamięci EPROM (struktura FAMOS) Pamięć EPROM. Technologia architektura komputerów w 6 6

7 Pamięć EPROM. Technologia Pamięć EPROM. Programowanie +25V +16V Bit pamięci EPROM (struktura FAMOS) architektura komputerów w 6 7

8 Pamięć EEPROM. Technologia Bit pamięci EEPROM (struktura FLOTOX) RAM charakteryzują: pojemność Pamięć operacyjna. Technologie. czas dostępu - czas od momentu zaadresowania do uzyskania zapisanej w komórce informacji organizacja: architektura komputerów w 6 8

9 Pamięć RAM. Organizacja. : wyjścia wybierające Matryca pamięci typu 2D Pamięć RAM. Organizacja linie słow : A 0 - A 9 Matryca 1Kx8 R/W D 0 D7 Organizacja pamięci typu 2D o pojemności 1KByte architektura komputerów w 6 9

10 Pamięć RAM. Organizacja. Matryca pamięci typu 3D Pamięć RAM. Organizacja. D7 : 32 linie A 0 - A 9 A 0 - A 4 Matryca 32 x 32 R/W D 0 32 linie A 5 - A 9 Organizacja pamięci typu 3D o pojemności 1KByte architektura komputerów w 6 10

11 Pamięć RAM. Organizacja. a 2 - a 3 a 1 a 0 b 1 b 0 Przykładowa matryca pamięci typu 2,5D wraz z dekoderem i multiplekserami Pamięć RAM. Organizacja. : A 3 - A 9 Matryca 128x64 A 0 - A 2 R/W D 0 D 1 D7 Organizacja pamięci typu 2,5D o pojemności 1KByte architektura komputerów w 6 11

12 Pamięć S-RAM Pamięć S-RAM Pamięć statyczna CY7C148 (1024x4) architektura komputerów w 6 12

13 Pamięć S-RAM Odczyt Czas dostępu Czas cyklu Pamięć S-RAM zapis Czas dostępu Czas cyklu architektura komputerów w 6 13

14 Pamięć DRAM. Technologia Linia wybierająca (słowa) kondensator Linia bitu Bit pamięci dynamicznej Typowa pojemność kondensatora 30-50fF (1 ff=10-3 pf = F ) Pamięć DRAM. Technologia Bit pamięci dynamicznej Typowa pojemność kondensatora 30-50fF (1 ff=10-3 pf = F ) architektura komputerów w 6 14

15 Pamięć DRAM. Technologia + zapis Linia wybierająca kondensator Linia bitu Bit pamięci dynamicznej Pamięć DRAM. Technologia + odczyt Linia wybierająca kondensator Linia bitu Bit pamięci dynamicznej architektura komputerów w 6 15

16 Pamięć DRAM. RAS Row Addr. Strobe Row address latch Row decoder cell array A 20-9 A 8-0 Sense / Write circuits CS R/ W Column address latch Column decoder CAS Column Addr. Strobe organizacja układu DRAM 2M 8 D 7 D 0 Pamięć DRAM. RAS CAS RAS CAS ROW COL ROW COL WE DATA WE DATA Cykl odczytu i zapisu w trybie konwencjonalnym (Page Mode) architektura komputerów w 6 16

17 Pamięć DRAM. Cykl odczytu pamięci BEDO (Burst EDO). Pamięć DRAM. Moduł 1 MB Porównanie różnych typów pamięci dynamicznych asynchronicznych architektura komputerów w 6 17

18 Synchronous DRAM (SDRAM) Dostęp jest synchronizowany przebiegiem zegarowym Sekwencja: Pamięć jest adresowana Układ przygotowuje Dostęp do danych jest synchronizowany zegarem, dokładnie wiadomo kiedy dane będą dostępne CPU nie musi czekać, może wykonywać jakieś inne czynności SDRAM pracują w trybie burst przesyłając całe bloki Synchronous DRAM (SDRAM) Dostęp jest synchronizowany przebiegiem zegarowym Sekwencja: Pamięć jest adresowana Układ przygotowuje Dostęp do danych jest synchronizowany zegarem, dokładnie wiadomo kiedy dane będą dostępne CPU nie musi czekać, może wykonywać jakieś inne czynności SDRAM pracują w trybie burst przesyłając całe bloki architektura komputerów w 6 18

19 Pamięć SD RAM. Moduły pamięci synchronicznej posiadają własne sterowniki. Zapis adresu i obiór danych odbywa się do i z rejestrów zatrzaskowych. Schemat blokowy pamięci SD RAM 16Mx8 (Micron Technology) Pamięć SD RAM. pamięć SD RAM 16Mx8 (Micron Technology) Pojemność jednego układu to 16Mbx8=128Mb Dane pojawiają się po wpisie adresu po czasie CL. Wewnętrzny licznik adresu i wewnętrzne zakładkowanie procesu adresacji pozwala wystawić dane z następnej kolumny po 1 cyklu zegara Cała matryca musi być odświeżana co 64 ms Typowy moduł DIMM o pojemności 128MB zawiera 8 układów architektura komputerów w 6 19

20 Pamięć SD RAM. pamięć SD RAM 16Mx8 (Micron Technology) przebiegi Pamięć SD RAM. Częstotliwość pracy pamięci SD-RAM. Szybkość w ns okresu zegara. architektura komputerów w 6 20

21 Interleaved Memory Zestaw układów DRAM zgrupowanych w banki Posiadających niezależne sterowanie Co pozwala na jednoczesną obsługę kilku odwołań do pamięci architektura komputerów w 6 21

22 Interleaved Memory Inne moduły pamięciowe Pamięć skojarzeniowa Budowa komórki pamięci skojarzeniowej architektura komputerów w 6 22