Komputerowe rojektowanie Układów Cyfrowych w Strukturach rogramowalnych Krzysztof Jasiński kjasio@tele.pw.edu.pl Z Krzysztof Jasiński 1
rojektowanie w systemie MAX+LUS Z Krzysztof Jasiński 2
rogram seminarium prowadzenie: Altera i jej produkty Układy programowalne w technice cyfrowej Metodologia projektowania w MAX+LUS prowadzanie projektu Kompilacja Symulacja Analiza czasowa rogramowanie układu odsumowanie Z Krzysztof Jasiński 3
ALERA Lider w sektorze układów scalonych LD Opracowała i wprowadziła na rynek układy ELD (1983) Kilkanaście rodzin układów programowalnych: Z matrycami AND-OR (-term) o Classic, MAX 3000, MAX 5000, MAX 7000, MAX 9000 Z pamięcią LU (Look-Up able) o FLEX1K/6K/8K/10K, Cyclone, AEX, Stratix, Mercury, Excalibur: nowe wielofunkcyjne struktury: -term, LU, EAB i wbudowane bloki (HardCores) np. DS, CU interfejsy etc. o Układy o pojemności do 30 milionów bramek Zintegrowany system projektowy : MAX+LUS System najnowszej generacji QUARUS latformy wieloprocesorowe, kompilacja inkrementalna Synteza optymalizowana pod kątem architektury Z Krzysztof Jasiński 4
Krótka historia- od liczydła do komputera 1850: George Boole tworzy algebrę (a. Boole a) Odwzorowuje wyrażenia logiczne za pomocą symboli Umożliwia operowanie wyrażeniami logicznymi w języku matematyki 1938: Claude Shannon łączy algebrę Boole a z układami przełączającymi Jego praca magisterska 1945: John von Neumann opracowuje komputer z pamięcią programu Jako elementy przełączające wykorzystuje lampy elektronowe 1946: ENAC pierwszy elektroniczny komputer 18,000 lamp Kilka tysięcy operacji mnożenia na minutę 1947: Shockley, Brittain i Bardeen wynajdują tranzystor Zastępuje lampy ozwala integrować elementów w jednej obudowie Otwiera drogę do nowoczesnej elektroniki Z Krzysztof Jasiński 5
ierwszy komputer Maszyna różnicowa Babbage a (1832) 25.000 elementów koszt: 17,470 Z Krzysztof Jasiński 6
ENAC - pierwszy komputer elektroniczny (1946) Z Krzysztof Jasiński 7
Historia elektroniki: od tranzystora do układu scalonego Z ierwszy ranzystor @ Bell Labs ECL 3-wejściowa bramka 1947: ranzystor Bardeen (Bell Labs) 1949: ranzystor Bipolarny Schockley 1956: ierwsza bipolarna bramka Harris 1959: ierwszy monolityczny C Kilby 1960: ierwszy komercyjny C Fairchild L: 1962 1990 ECL: 1974 1980 Krzysztof Jasiński 8
izje rozwoju Gordona Moore a (1965) rzewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych podwajanie w 12 do 18 miesięcy Milion tranzystorów w układzie w 1980 Dzisiaj: 42 Miliony, 2 GHz zegar (ntel 4) - 2001 140 Milionów tranzystorów (H A-8500) Z Krzysztof Jasiński 9
Z rawo Moore a 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 1959 1960 1961 1962 1963 1964 1965 1966 1967 1968 1969 1970 1971 1972 1973 1974 1975 LOG2 OF HE NUMBER OF COMONENS ER NEGRAED FUNCON Electronics, 19 Kwiecień, 1965. Krzysztof Jasiński 10
Ewolucja złożoności US Z Krzysztof Jasiński 11
Ewolucja układów scalonych: nowe technologie 4004 1925, 1935: MOSFE ranzystor Lilenfeld (Canada) & Heil (England) 1960s: CMOS wprowadzona, w szerszym zastosowaniu dopiero od lat 1980-ch 1960s: pmos (Kalkulatory) 1970s: nmos (ntel mikroprocesory 4004, 8080) entium V 1980: CMOS dominująca; BiCMOS i SO w specjalnych zastosowaniach. Z Krzysztof Jasiński 12
ostępy w technologii Szerokość bramki (µm) 0.20 0.18 0.16 0.14 0.12 0.10 0.08 0.22 0.18 0.15 0.13 Zwiększenie upakowania 15% redukcja wymiaru/rok 0.12 0.10 150 Milionów ranzystorów/cm 2 0.08 1999 2000 2001 2002 2003 2004 2005 Z Krzysztof Jasiński 13
Rozwiązania w technologii LD Media - układy CLD i FGA Metody syntezy i optymalizacji (Komputerowe narzędzia do projektowania) Z Modele systemów cyfrowych Języki specyfikacji i reprezentacji Krzysztof Jasiński 14
oziomy reprezentacji układu oziom architektury operacje np. obliczenia, transfer danych: języki opisu sprzętu, schematy blokowe oziom logiczny zestaw funkcji logicznych: grafy stanów, tablice prawdy, schematy logiczne oziom geometryczny elementy geometryczne: topografia układu Z Krzysztof Jasiński 15
Modele i poziomy abstrakcji zadania syntezy Modele behawioralne oziom architektury Synteza architektury Modele strukturalne oziom logiczny Synteza logiczna oziom geometrii rojektowanie fizyczne Modele fizyczne Z Krzysztof Jasiński 16
Synteza i optymalizacja układu Synteza architektury: organizacja ścieżki danych i logiki sterującej operatory funkcje układu (zasoby) + powiązania + kolejność i czasy wykonania Synteza logiczna: opracowanie mikroskopowej struktury układu automatu, schematu logicznego, opisu w języku HDL rojektowanie fizyczne: opracowanie topografii układu scalonego synteza i optymalizacja geometrii układu, generowanie komórek, rozmieszczanie elementów i połączeń; zależy od sposobu projektowania!! Kryteria optymalizacji: kryteria ogólne powierzchnia; kryteria szczegółowe szybkość działania (czas propagacji, cyklu,zwłoki), szybkość przetwarzania danych (przepustowość) Z Krzysztof Jasiński 17
Charakterystyka układów programowalnych roces technologiczny echnika programowania Architektura bloku logicznego Architektura bloku wejścia / wyjścia Architektura programowalnych połączeń Z Krzysztof Jasiński 18
roces technologiczny Stosowane technologie - bipolarne (L, ECL) - CMOS - BiCMOS - GaAs oczątkowo technologia bipolarna Obecnie dominuje CMOS Z Krzysztof Jasiński 19
echniki programowania Układy LD (CLD) (trwałe) Fuse EROM EEROM (FLASH) Laser Układy FGA SRAM (ulotne) Anty-fuse Z Krzysztof Jasiński 20
Architektura bloku logicznego odstawowy blok: komórka lub grupa komórek Komórka zawiera kilka elementów kombinacyjnych sekwencyjnych (przerzutnik) pamięć konfigurowalną (RAM, ROM, FFO etc) specjalizowane funkcje Złożoność bloku: od komórki do matrycy komórek Z Krzysztof Jasiński 21
Architektura bloku wejścia / wyjścia Blok we/wy może być skonfigurowany do podzbioru funkcji: ejście, wyjście lub dwukierunkowe Rejestr, zatrzask lub przejście bezpośrednie Elementy dopasowania Bufor trójstanowy yjście proste lub zanegowane Elementy regulacji poziomu sygnału yposażenie ścieżki krawędziowej JAG Z Krzysztof Jasiński 22
ołączenia ciągłe i segmentowe CLD A) B) FGA A B A B Z C SAŁE/RZEDYALNE OÓŹNENA C ZMENNE/NERZEDYALNE OÓŹNENA Krzysztof Jasiński 23
Kl asyfi kacja struk turp rogra mow alnyc h U KŁADY ROGR AMOAL NE <60 BRAMEK >60 0BRAME K R OSE LDODU ŻEJ LD OŁĄCZ ENA OJEMN OŚC OŁĄCZEN A SEGMEN OE CĄGŁE FG A CLD ER OME ROM FLASH SRAM ANFU SE EROM ERO MFLAS HSR Architektury, technologie, programowanie Klas yfikacja s truktur programowalnych UKŁADY ROGRAMOALNE < 600 BRAMEK > 600 BRAMEK ROSE LD OŁĄCZENA SEGMENOE LD O DUŻEJ OJEMNOŚC OŁĄCZENA CĄGŁE FGA CLD EROM EEROM FLASH SRAM ANFUSE EROM EEROM FLASH SRAM Z Krzysztof Jasiński 24
MAX 7000 - Schemat Blokowy LAB z Lokalną Matrycą ołączeń Makrokomórka Końcówki /O A Z Sterowanie /O rogramowalna Matryca ołączeń (A) Krzysztof Jasiński 25
MAX7000 - Budowa Komórki LAB Lokalna Matryca ołączeń Globalny Clear Globalny clock Ekspandery Równoległe Z elementu /O roduct- erm Select Matrix Clock RN D Q ENA CLRN do A /O Z ołączenia z A Ekspandery ybór Clear Krzysztof Jasiński 26
MAX7000A schemat blokowy Z Krzysztof Jasiński 27
MAX7000A ekspandery równoległe Z Krzysztof Jasiński 28
MAX7000A połączenie z matrycą A Z Krzysztof Jasiński 29
FLEX 10K - Schemat Blokowy Element /O OE OE OE OE OE OE OE OE LAB z połączeniami lokalnymi EAB OE OE OE OE EAB Z Element Logiczny OE OE Blok amięci budowanej Fastrack ołączenia Globalne Krzysztof Jasiński 30 OE OE
FLEX10K grupa komórek LAB Z Krzysztof Jasiński 31
FLEX 10K Komórka LE z amięcią LU ołączenie Lokalne w LAB z iersza ołączenia Globalnego Globalne Zerowanie e carry e Cascade Do połączeń Matrycy Globalnych Data 1 Data 2 Data 3 Data 4 LU Carry Chain Cascade Chain RN D Q ENA CLRN LAB: Sygnały Sterujące LAB Sterowanie 1 Sterowanie 2 Sterowanie 3 Sterowanie 4 Clear/ reset Logic y Carry Zegar y Cascade Multipleksery Konfiguracyjne Z Krzysztof Jasiński 32
FLEX10K Blok pamięci wbudowanej Z Krzysztof Jasiński 33
Rodzina układów ACEX 1K łasności E1K10 E1K30 E1K50 E1K100 # bramek 10,000 30,000 50,000 100,000 # komórek (LE) 576 1,728 2,880 4,992 RAM Bitów 12,288 24,576 40,960 49,152 Końcówki /O (Maksimum) 130 171 249 333 ypy obudów 100-in QF 144-in QF 208-in QF 256-in BGA 1 144-in QF 208-in QF 256-in BGA 1 144-in QF 208-in QF 256-in BGA 1 484-in BGA 1 208-in QF 256-in BGA 1 484-in BGA 1 Z Krzysztof Jasiński 34
obór prądu w funkcji częstotliwości orównanie układów z rodziny MAX7000S i MAX3000A Z Krzysztof Jasiński 35
obór prądu w funkcji częstotliwości orównanie układów z rodziny FLEX10K i ACEX1K Z Krzysztof Jasiński 36
Nowe rodziny układów AEX 20K Nowa rodzina LD do integracji systemu w jednym układzie Z Krzysztof Jasiński 37
AEX 20K MAX 7000 roduct erms ide Fan-in Macrocell Fast State Machines FLEX 10K 3D nterconnect Embedded Memory High Density hase-locked Loop FLEX 6000 nterleaved LABs LE Structure /O Structure AEX 20K udoskonala i scala istniejące architektury umożliwiając realizację systemu w jednym strukturze Z Krzysztof Jasiński 38
Architektura MultiCore Architektura MultiCore pozwala realizować projekty o złożoności powyżej miliona bramek Ułatwia efektywną integrację Look-up able Core: FLEX 6000 Model roduct-erm Core: MAX 7000 Model Memory Core: FLEX 10KE Model LU LU LU LU LU -erm -erm -erm -erm -erm Memory Memory Memory Memory Memory LU LU LU LU LU -erm Memory -erm Memory -erm Memory -erm Memory -erm Memory Z Krzysztof Jasiński 39
Charakterystyka rodziny AEX 20K 2.5-V, 0.25-µ/0.22-µ, 6LM SRAM (technologia) 100K to 400K bramek 4,160 to 16,640 Elementów Logicznych 53,000 to 213,000 Bitów RAM 416 to 1,664 Makrokomórek 125-MHz zegar systemu 64-Bit, 66-MHz standard C Architektura typu Embedded MultiCore roduct erm - tpd = 3.9-ns High-Speed Dual-ort RAM Z Krzysztof Jasiński 40
Rozszerzona matryca połączeń ołączenie kolumnie ołączenie w wierszu ołączenia w MegaLABie MegaLAB ESB Z ołączenia Lokalne MegaLAB Krzysztof Jasiński 41
MegaBLOK w architekturze AEX 20K LE LE LE LE LE LE LE LE LE LE Matryca połączeń w MegaLAB Blok budowanych funkcji (ESB) Element Logiczny (LE) 4-wejściowa matryca LU rzerzutnik D Łańcuchy Carry i Cascade Blok matryc logicznych (LAB) 10 LEów MegaLAB 16 LABów 1 blok wbudowanych funkcji (ESB) LAB1 LAB2 LAB16 Nowy oziom MegaLAB Hierarchii Z Krzysztof Jasiński 42
arametry AEX 20K cd. 4-poziomy połączeń ciągłych Fastrack Nowy poziom topologii ścieżek Rozszerzona pętla fazowa (LL) 1X, 2X, 4X zwielokrotnienie zegara Zasilanie interfejsu /O MultiVolt Zaawansowane obudowy FineLine BGA Zgodność wyprowadzeń obudów SameFrame Z Krzysztof Jasiński 43
Rodzina AEX 20K/E Atrybuty E20K100E E20K100 E20K160E E20K200E E20K200 E20K300E E20K400E E20K400 E20K600E E20K1000E Maksymalna # bramek 263K 404K 526K 728K 1,052K 1,537K 2,670K ypowa # bramek 53K - 106K 82K - 163K 106K - 211K 147K - 293K 213K - 423K 311K - 618K 541K - 1,073K # LE 4,160 6,400 8,320 11,520 16,640 24,320 42,240 Maksymalna # RAM Bit. 53,248 81,920 106,496 147,456 212,992 311,296 540,672 Maksymalna # komórek 416 640 832 1,152 1,664 2,432 4,224 Maksymalna # pinów /O 252 320 382 420 502 620 780 Obudowy 144 QF 196 BGA* 208 QF 240 QF 324 BGA* 356 BGA 144 QF 208 QF 240 QF 400 BGA* 208 RQF 240 RQF 356 BGA 484 BGA* 672 BGA* 208 RQF 240 RQF 672 BGA* 652 BGA 655 GA 672 BGA* 672 BGA* 900 BGA* 900 BGA* 984 GA Z Krzysztof Jasiński 44
Struktura MegaLABu Każdy LAB może być połączony linią lokalną lub przez magistralę ogólną (MegaLAB nterconnect) MegaLAB nterconnect ESB Z LAB Komórki /O ołączenia Lokalne Krzysztof Jasiński 45
Blok wbudowanych funkcji Rozbudowana struktura wbudowanych funkcji zoptymalizowana w celu integracji systemu ESB * Z Krzysztof Jasiński 46
Możliwości struktury roduct-erm ESB realizuje funkcje w strukturze logicznej typu suma iloczynów 32 iloczyny logiczne 16 programowalne przerzutniki D + XOR + arallel Expander 16 Makrokomórek ozwala realizować funkcje o dużej liczbie wejść (fan-in) 3.9-ns czas propagacji MegaLAB nterconnect 32 Feedback 32 roduct erms (loczyny) 32 OR 16 16 16 XOR FFs Z 47 Krzysztof Jasiński 47
Opóźnienia w strukturach AEX 20K Opóźnienia pomiędzy układami sumują się obniżając szybkość systemu ntegracja różnych architektur logicznych redukuje opóźnienia AEX 20K EF10K100E-1 EM7064S-5 AEX 20K -1 Speed Grade LU REG REG LU REG REG Z t CO 4.7 ns t D 1.0 ns -ERM t SU 2.9 ns tpd = 4.7 ns + 1.0 ns + 2.9 ns = 8.6 ns t CO 0.2 ns -ERM t LAD 3.9 ns t SU 0.7 ns tpd = 0.2 ns + 3.9 ns + 0.7 ns = 4.8 ns Krzysztof Jasiński 48
Rodzina ACEX (odpowiednik FLEX10K) Z Krzysztof Jasiński 49
rogramowanie układów e ktory te s towe Moduł programują cy Ko mp ila tor MAX+ LUS.pof.jed.sof.scf.ve c rogramator.plf.jed.pof BitBla ster Raport.hex.ttf.sbf.rbf Z Krzysztof Jasiński 50
rogramowanie w systemie (S) Z Krzysztof Jasiński 51
nterfejs do programowanie/konfiguracji ByteBlaster Z Krzysztof Jasiński 52
Schemat konfiguracji z pamięcią Z Krzysztof Jasiński 53
Schemat konfiguracji w trybie S + pamięć Z Krzysztof Jasiński 54
Schemat konfiguracji z mikroprocesorem Z Krzysztof Jasiński 55
Redundancja pozwala naprawić defekt! atent ALERY dla technologii LD Znaczne zwiększenie uzysku Element /O (OE) OE OE OE OE OE OE OE Logic Array Block OE Sekcja z defektem OE OE OE OE Uaktywniona sekcja nadmiarowa Z Krzysztof Jasiński 56
Kierunek integracji systemów - SOC System on Board System on rogrammable Chip AEX Z Krzysztof Jasiński 57
Nowa strategia integracji - Megafunkcje Oferowane przez f-mę ALERA Zbiór standardów przemysłowych Optymalizowane pod kątem układów f-my ALERA Oferowane przez partnerów Szeroki asortyment funkcji typowych i specjalizowanych Optymalizowane dla technologii układów f-my ALERA Z Dwa uzupełniające się źródła zoptymalizowanych megafunkcji Krzysztof Jasiński 58
Rozwiązanie systemowe Oryginalne funkcje użytkownika Biblioteka funkcji Altera na życzenie 16-Bit CU Glue Logic roprietary Compression Algorithm FF C Master/arget EEE-1394 Z Krzysztof Jasiński 59
arametryzacja funkcji dopasowanie na miarę Konstruktor Megafunkcji (core) Specyfikacja rojektant systemu Z Krzysztof Jasiński 60
rocedura stosowania OpenCore Download Free Obtain Free Megaizard arameterization Modify MAX+LUS and Quartus Software MAX+LUS ΙΙ Analyze Silicon & Development Board License Z Krzysztof Jasiński 61
rzejście od prototypu do produkcji core Altera LD core core Altera LD Altera MLD Ceny LD są dla wielu zastosowań umiarkowane Dla większej produkcji Altera proponuje tańszą technologię -MLD rototyp core ASC rodukcja Dla specjalnych zastosowań rdzenie mogą być użyte w ASCach Z Krzysztof Jasiński 62
zrost układów ASC zawierających 100 80 % 60 40 20 0 Source: CE 1996 1997 1998 1999 2000 2001 2002 2003 2004 Z Krzysztof Jasiński 63
Ewolucja narzędzi do projektowania 10 000 000 A+LUS MAX+LUS MAX+LUS Quartus Gates 1 000 000 100 000 10 000 1 000 EF81500 EF81188 EM7256 EM5192 EM5128 E1800 E1200 EF10K100 EF10K50 EF10K250A AEX 20K Czwarta generacja narzędzi projektowych dla układów LD 100 1984 1986 1988 1990 1992 1994 1996 1998 2000 2002 2004 Z Krzysztof Jasiński 64
Nowe narzędzia do projektowania Milion+ bramek System w jednym układzie Rekompilacja inkrementalna Systemy wieloprocesorowe wórczość intelektualna rojekty opisane językiem HDL owtórne użycie projektu Szybki dostęp do rynku rojektowanie zespołowe Sprawdzanie i korekta Obliczenia rozproszone orld-ide eb spółpraca poprzez nternet oprzez sieci środowiskowe Z Krzysztof Jasiński 65
Adaptacyjne metody syntezy Strategia syntezy algorytmu CoreSyn wybiera rdzeń architektury właściwy dla danej funkcji Zapewnia optymalne wykorzystanie zasobów i parametry dynamiczne aplikacji Z LL Memory Controller FFO rite Memory Control Read Memory Control FFO Usage arameter Control S/M CoreSyn Algorithm LU -erm Memory Krzysztof Jasiński 66
Analizator Logiczny Signalap Użytkownik definiuje sygnały, punkty do kontroli i zbierania danych testowych Dane są zapamiętywane w blokach EAB Dane testowe są przekazywane do analizy w systemie QUARUS Użycie megafunkcji Signalap pozwala wyeliminować tradycyjny analizator logiczny System Quartus AEX 20K Signalap Megafunction Kabel interfejsu Z Krzysztof Jasiński 67
yzwania dla projektanta systemu Szybsze wejście na rynek Krótszy okres życia produktu Niższy Koszt iększe wymagania Z Krzysztof Jasiński 68
yzwania dla projektanta systemu Skala problemów Mikro Ultra-high speed design nterconnect Noise, Crosstalk Reliability, Manufacturability ower Dissipation Clock distribution. Makro ime-to-market Millions of Gates High-Level Abstractions Reuse & : ortability redictability roductivity etc.? Z Krzysztof Jasiński 69
Czynniki sukcesu rynkowego Niski koszt i krótki cykl (time-to-market) Czynniki wpływające na sukces rynkowy Obniżenie kosztu zrost funkcjonalności Skrócenie cyklu (time to market) zrost szybkości systemu zrost jakości/niezawodności Łatwiejsze wykorzystanie Redukcja wymiarów Redukcja poboru mocy Z Source: Dataquest 0 10 20 30 40 50 60 70 Ocena w % Krzysztof Jasiński 70
orównanie kosztów: ACEX - ASCs ASC = koszt układu + koszt opracowania + koszty kryte ACEX minimalizuje koszty ukryte Brak kosztów NRE Brak strat ( utraconej szansy ) Brak kosztów powtarzania cyklu Niski koszt rezerw Lost Opportunity NREs Koszty ukryte Całkowity koszt ($) Development Cost Development Cost Device Unit Cost Device Unit Cost Z ACEX ASCs Krzysztof Jasiński 71
rzykłady zastosowań - kryptografia mplementacje algorytmów kryptograficznych Algorytmy kryptograficzne realizacje sprzętowe realizacje programowe stałe Rekonfigurowalne ASC FGA ntel, RSC urocesory wbudowane (DS, smart card,...) Z Krzysztof Jasiński 72
rzykłady zastosowań - telekomunikacja Modulator Outer Coding Layer nner Coding Layer FR Compiler nput Data Scrambler Linear Feedback Shift Register FEC Reed Solomon Encoder nterleaver Convolutional Symbol Mapper ROM LU Convolutional Encoder Q N LF Numerically Controlled Oscillator N LF DAC LM Altera MegaCore Function AM MegaFunction FR Compiler o Analog Circuitry Output Data Z Krzysztof Jasiński 73
System komunikacyjny: odbiornik Demodulator LF N EQ EQ ADC NCO EQ Symbol +Clock Recovery Symbol Demapper +Error erm AGC Automatic Gain Control LF N EQ EQ LM Altera MegaCore Function AM MegaFunction Viterbi Decoder nner Coding Layer De-nterleaver Outer Coding Layer FEC Descrambler Z Krzysztof Jasiński 74