Architektura komputerów i systemy operacyjne

Transkrypt

1 Architektura komputerów i systemy operacyjne kierunek: Elektronika i Telekomunikacja Andrzej PIECZYŃSKI, Instytut Sterowania i Systemów Informatycznych Wydział Elektrotechniki, Informatyki i Telekomunikacji Uniwersytet Zielonogórski

2 Architektura komputerów i Plan wykładów 1. Istota pracy komputera. Cykle komputera. Magistrale i ich funkcje. Komunikacja w systemie procesor - pamięć. Zasada przetwarzania informacji w zestawie procesor - pamięć. 2. Pamięć komputera, jej rodzaje i własności. Wydajność kolejnych generacji pamięci dynamicznych. Pamięć podręczna, jej funkcje i zasada współpracy z pamięcia operacyjna. Algorytmy wymiany zawartości pamięci podręcznej. Spójność pamięci podręcznej. 3. Tryby adresowania pamięci, adresowanie indeksowe.operacje wejścia - wyjścia w systemie komputerowym. Operacje bezwarunkowe, z testowaniem, z przerwaniem. Operacje z pośrednim sterowaniem. 4. Mikroprocesor, budowa, typy procesorów i ich podstawowe parametry. Procesory CISC i RISC. Procesory SPARC i MIPS.

3 Architektura komputerów i Plan wykładów 5. Architektury równoległe komputerów. Klasyfikacja Flynna. Procesory wektorowe SIMD. Systemy MIMD. Systemy z pamięcia wspólna. Magistrala z podziałem czasu. Architektura z przełacznikiem krzyżowym. Pamięć wieloportowa. Skalowanie systemów z pamięcia wspólna / dzielona. Systemy MIMD z pamięcia rozproszona. Prawo Amdala. 6. Płyty główne. Podstawowe elementy płyty: chipset, magistrale. Szybkość procesorów a przepustowość magistral. Płyty zintegrowane. Wydajności płyt głównych. 7. Pamięci masowe w komputerze. Dyski twarde i ich sterowniki. Pamięć optyczna. System Plików w pamięciach masowych. 8. Kolokwium.

4 Architektura komputerów i Literatura [1 ]. Chabiński A., Danowski B.: Montaż komputera PC. Ilustrowany przewodnik, Helion, Gliwice, [2 ]. Chalk B.S.: Organizacja i architektura komputera, WNT, Warszawa, [3 ]. Danowski B.: ABC laptopów, Helion, Gliwice, [4 ]. Danowski B., Pyrchla A.: BIOS przewodnik, Wydanie IV, Helion, Gliwice, [5 ]. Metzger P.: Anatomia PC, Kompendium wiedzy o architekturze komputerów PC, wydanie IX, Helion, [6 ]. Metzger P.: Diagnostyka i optymalizacja komputerów PC, Helion, [7 ]. Mueller S.: Rozbudowa i naprawa komputerów PC, Helion, [8 ]. Mueller S., Soper M. E.: Rozbudowa i naprawa komputerów PC, kompendium, Helion, [9 ]. Wojtuszkiewicz K.: Urzadzenia techniki komputerowej. Cz. 1 Jak działa komputer, PWN, Warszawa, [10 ]. Wojtuszkiewicz K.: Urzadzenia techniki komputerowej. Cz. 2 Urzadzenia peryferyjne i interfejsy, PWN, Warszawa, 2012.

5 Architektura komputerów i W1: Istota pracy komputera.

6 Architektura komputerów i Istota działania komputera

7 Architektura komputerów i Cykle komputera Sekwencyjne 1 n 2 1 n+1 2 Z prepobieraniem 1 n 2 3 Legenda: 1 - faza pobierania 2 - faza wykonania 3 - faza bezczynnoœci 1 n+1 2

8 Architektura komputerów i Magistrale bitowo szeregowe bitowo równoleg³e clear Bufor out in I/O clk

9 Architektura komputerów i Komunikacja Procesor magistrala adresowa Pamiêæ MAR Adres Zawartoœæ IR Jednostka steruj¹ca PC move add 5 store 3 stop 4 1 MBR 5 2 magistrala danych magistrala steruj¹ca

10 Architektura komputerów i Odczyt Procesor magistrala adresowa Pamiêæ IR Jednostka steruj¹ca 0 MAR 10 PC +1 Adres Zawartoœæ move add 5 store 3 stop 4 1 move MBR 4 MBR 5 2 magistrala danych magistrala steruj¹ca odczyt

11 Architektura komputerów i Dekodowanie Procesor magistrala adresowa Pamiêæ 0 MAR Adres Zawartoœæ IR move IR 4 Jednostka steruj¹ca 1 PC move add 5 store syg. steruj¹ce 3 stop 4 1 move 4 MBR 5 2 zegar magistrala danych magistrala steruj¹ca

12 Wykład, semestr II, rok akademicki 2014/2015 Architektura komputerów i Wykonywanie rozkazów Rozkaz move 4 magistrala adresowa Procesor add 4 54 IR move Jednostka steruj¹ca syg. steruj¹ce MAR PC 21 PC D0 D0 ALU move add 1 54 MBR Pamiêæ Adres Zawartoœæ 0 move 1 add 5 2 store 3 stop magistrala danych zegar magistrala steruj¹ca c Andrzej PIECZYN SKI odczyt

13 Architektura komputerów i Rozkaz add 5 IR add 5 Jednostka steruj¹ca 1 3 D0 ALU MBR 23 MBR z CCR

14 Architektura komputerów i Rozkaz store 5 Procesor magistrala adresowa Pamiêæ IR store Jednostka steruj¹ca syg. steruj¹ce store 5 MAR +1 PC 3 D0 ALU 0 MBR Adres Zawartoœæ move add 5 store stop zegar magistrala danych magistrala steruj¹ca odczyt zapis

15 Architektura komputerów i W2: Pamięć komputera.

16 Architektura komputerów i Pamiêæ komputera wiêksza szybkoœæ Rejestry pamiêæ podrêczna wiêkszy czas dostêpu wewnêtrzna zewnêtrzna pamiêæ operacyjna pamiêæ dodatkowa wiêkszy koszt wiêksza pojemnoœæ

17 Architektura komputerów i Pamiêæ komputera - wspó³praca CPU rejestry pamiêæ podrêczna sterownik p³yty pamiêæ operacyjna interfejsy I/O 3 pamiêæ dodatkowa

18 Architektura komputerów i Zale noœci czasowe sygna³ów na magistrali synchronicznej Cykl odczytu Cykl zapisu zegar Magistrala adresowa R/W Magistrala danych R/W 1 0 Magistrala danych adres Czas dostêpu do pamiêci Dane wy czas Dane we

19 Architektura komputerów i Pamięć podręczna Cechy charakterystyczne: Szybka, Poprawia komunikację między CPU i pamięcia główna, Korzysta z zasady lokalności (ang. Principle of locality), Pamięć półprzewodnikowa, Bufor między CPU i pamięcia główna, Niewielka pojemność (obniżka kosztów). Zasada lokalności: Lokalność tymczasowa (danych), Lokalność przestrzenna.

20 Architektura komputerów i Zasada dzia³ania pamiêci podrêcznej chybienie CPU obszar Pamiêæ podrêczna blok Pamiêæ operacyjna

21 Architektura komputerów i Zasada dzia³ania pamiêci podrêcznej trafienie kopie CPU obszar Pamiêæ podrêczna blok Pamiêæ operacyjna

22 Architektura komputerów i Pamiêæ podrêczna asocjacyjna Adres pamiêci etykieta s³owo A Adres szesnastkowy Pamiêæ operacyjna blok 0 blok 1 blok 2 blok N-1 Pamiêæ podrêczna etykieta blok blok 2

23 Architektura komputerów i Przeszukiwanie pamiêci podrêcznej Adres z CPU A poszukiwanie równoleg³e trafienie Bajt do CPU Pamiêæ podrêczna etykieta etykieta etykieta blok 2 Wybranie bajtu Obszar pamiêci podrêcznej 16 bajtów

24 Architektura komputerów i Pamiêæ podrêczna odwzorowana bezpoœrednio - (ang. direct mapped cache) Adres pamiêci etykieta obszar s³owo FFF Pamiêæ operacyjna blok 0 : blok 4095 Pamiêæ podrêczna FFF blok 0 : blok 4095 etykieta blok 01 blok 0 obszar blok 4095 FF 000 FFF blok 0 blok 4095

25 Architektura komputerów i Dostêp do pamiêci - odwzorowanie bezpoœrednie Adres z CPU 0F wybór Numer obszaru obszaru 000 : 008 : FFF porównanie etykiet bajt do CPU Pamiêæ podrêczna etykieta blok wybór bajtu 0F trafienie chybienie

26 Architektura komputerów i Pamiêæ podrêczna ze zbiorowym odwzorowaniem asocjacyjnym (ang. set-associative cache) adres z CPU etykieta zbiór s³owo 0F wybór zbiór zbioru 000 : 008 : FFF chybienie Pamiêæ podrêczna wybór bajtu etykieta blok etykieta blok 09 0F etykieta blok etykieta blok trafienie bajt do CPU porównanie etykiet

27 Architektura komputerów i Współpraca pamięci podręcznej z pamięcia operacyjna Algorytmy wymiany zawartości pamięci podręcznej Najdawniej używany (ang. least recently used LRU), FIFO (ang. first-in-first-out). Spójność pamięci podręcznej (ang. unified cache) Zapis przez (ang. write throught), Zapis z opóźnieniem (ang. write back). Średni czas dostępu do pamięci: t av = h t c + (1 h) t m (1) gdzie: h - wskaźnik trafień, t c - czas dostępu dla pamięci podręcznej, t m - czas dostępu do pamięci operacyjnej.

28 Architektura komputerów i W3: Tryby adresowania, operacje wejścia-wyjścia

29 Architektura komputerów i Tryby adresowania 1 Bezpośrednie adresowanie rejestru Tryb adresowania w rozkazie w rejestrze w pamiêci Bezpoœrednie adresowanie rejestru Rejestr danych n miêdzy 0 a 7 D n Argument Rejestr adresowy n miêdzy 0 a 7 An Argument

30 Architektura komputerów i Tryby adresowania 2 Adresowanie natychmiastowe Tryb adresowania w rozkazie w rejestrze w pamiêci Adresowanie natychmiastowe Argument

31 Architektura komputerów i Tryby adresowania 3 Adresowanie bezwzględne Tryb adresowania w rozkazie w rejestrze w pamiêci Adresowanie bezwzglêdne Adres Argument

32 Architektura komputerów i Tryby adresowania 4 Adresowanie pośrednie zawartościa rejestru adresowego Tryb adresowania w rozkazie w rejestrze w pamiêci Adresowanie poœrednie An Adres Argument zawartoœci¹ rejestru adresowego

33 Architektura komputerów i Tryby adresowania 5 Adresowanie pośrednie zawartościa rejestru adresowego z postinkrementacja Tryb adresowania w rozkazie w rejestrze w pamiêci Adresowanie poœrednie An zawartoœci¹ rozmiar rejestru adresowego z postinkrementacj¹ Adres Adres + rozmiar Argument

34 Architektura komputerów i Tryby adresowania 6 Adresowanie pośrednie zawartościa rejestru adresowego z predekrementacja Tryb adresowania w rozkazie w rejestrze w pamiêci Adresowanie poœrednie An zawartoœci¹ rozmiar rejestru adresowego z predekrementacj¹ Adres Adres - rozmiar Argument

35 Architektura komputerów i Tryby adresowania 7 Adresowanie z przesunięciem względem licznika rozkazów

36 Architektura komputerów i Tryby adresowania 8 Adresowanie pośrednie zawartościa rejestru indeksowego z przesunięciem

37 Architektura komputerów i Tryby adresowania 9 Adresowanie pośrednie zawartościa rejestru indeksowego z przesunięciem - cd

38 Architektura komputerów i Tryby adresowania 10 Adresowanie pośrednie zawartościa rejestru indeksowego z przesunięciem - cd

39 Architektura komputerów i Tryby adresowania 11 Adresowanie pośrednie zawartościa rejestru indeksowego z przesunięciem - cd

40 Architektura komputerów i Operacje bezwarunkowe Operacje wejścia-wyjścia 1

41 Architektura komputerów i Operacje wejścia-wyjścia 2 Operacje bezwarunkowe - przykład wejścia

42 Architektura komputerów i Operacje wejścia-wyjścia 3 Operacje bezwarunkowe - przykład wyjścia

43 Architektura komputerów i Operacje wejścia-wyjścia 4 Operacje z testowaniem

44 Architektura komputerów i Operacje wejścia-wyjścia 5 Operacje z testowaniem przykład

45 Architektura komputerów i Operacje wejścia-wyjścia 6 Operacje z przerwaniem

46 Architektura komputerów i Operacje wejścia-wyjścia 7 Operacje z pośrednim sterowaniem przez procesor (DMA)

47 Architektura komputerów i W4: Mikroprocesory, procesory CISC i RISC

48 Architektura komputerów i Mikroprocesor 1 Architektura mikroprocesora

49 Architektura komputerów i Mikroprocesor 2 Architektura mikroprocesora

50 Architektura komputerów i Mikroprocesor 3 Jednostka sterujaca mikroprocesora

51 Architektura komputerów i Mikroprocesor 4 Typy układów sterowania z realizacja sprzętowa ("zadrutowane") z realizacja programowa (w EPROM) Rejestry procesora Statusowy, znaczników SR, Rozkazów IR, Adresów pamięci MAR, Akumulator A, Indeksowe SPR, Robocze GPR, Licznik rozkazów PC.

52 Architektura komputerów i Mikroprocesor 5 Architektura mikroprocesora - znaczniki

53 Architektura komputerów i Mikroprocesor 6 Mikroprocesor - historia rozwoju

54 Architektura komputerów i Mikroprocesor 7 Architektura mikroprocesora - założenia w rozwoju

55 Architektura komputerów i Mikroprocesor 8 CISC - Complex Instruction Set Computer architektura dominujaca w rodzinach x86 Intela i 680xx Motoroli procesory realizuja coraz większe zadania, pojedynczy rozkaz wywołuje szereg kompleksowych działań, czas opracowywania polecenia może dochodzić nawet do kilkudziesięciu cykli zegarowych, kod programu zwarty, proces transportu kodu do procesora powoduje mniej problemów, lista rozkazów od 100 do 200, duża liczba trybów adresowania od 5 do 20, duży zakres rozkazów o różnych długościach i czasach wykonania, mikroprogramowalna jednostka sterujaca.

56 Architektura komputerów i Mikroprocesor 9 RISC - Reduced Instruction Set Computer Powstał w toku prac nad projektem 801 firmy IBM rozwijany przez wielu producentów - AMD 29000, HP PA-RISC, Intel 860 i 960, IBM RS/6000, ograniczona lista rozkazów do niewielu szybko wykonywanych instrukcji, realizacja sprzętowa jednostki sterujacej, duże obciażenie magistrali pamięciowej, wymagana duża przepustowość magistrali, stała długość wszystkich mikrorozkazów, niewielka liczba trybów adresowania (kilka).

57 Architektura komputerów i Mikroprocesor 10 RISC - Reduced Instruction Set Computer - modyfikacje zmieniony sposób ograniczenia listy rozkazów: aktualna lista rozkazów jest niezwykle długa (dłuższa niż dla CISC), rozkazy wykonuja bardzo skomplikowane zadania (część jako mikrokod a część sprzętowo), uproszczenie to rozdzielenie zestawu instrukcji na: blok operacji wejścia-wyjścia, blok operacji na rejestrach, operacje na blokach moga być wykonywane równolegle, obszerny zbiór rejestrów uniwersalnych, rozkazy działaja w większości na rejestrach, przetwarzanie potokowe, superskalarność.

58 Architektura komputerów i Mikroprocesor 11 CISC-RISC procesory akceptuja złożone instrukcje x86, wyposażone w dekoder tłumaczacy instrukcje zewnętrzne na listę jadra RISC, jadro pracuje w trybie RISC (RISC kernel).

59 Architektura komputerów i Mikroprocesor 12 Przykłady procesorów - RISC MIPS - R3000, R4400, R6000, HP - PA7200, PA7500, UltraSparc, PowerPC - 601, 604, 620, Alfa.

60 Architektura komputerów i Mikroprocesor 13 Architektura mikroprocesora - potokowe przetwarzanie danych 4.

61 Architektura komputerów i Mikroprocesor 14 Techniki przyspieszania Superskalarność - Superscalar architecture - właściwość architektury układu procesora polegajaca na posiadaniu potoków i wynikajaca z tego względu zdolność do wykonywania więcej niż jedna instrukcji w cyklu zegara Superpotokowość - Superpipelined - właściwość architektury układu procesora polegajaca na znaczne głębszym niż stosowane w układach 4 i 5 generacji, rozłożenie cyklu rozkazowego na części składowe (kilka lub kilkanaście). Architektura superpotokowa pozwala zazwyczaj na osiaganie wyższej częstotliwości taktowania układu., Mechanizm prognozowania skoku - Branch prediction - Analizowanie przez procesor, które instrukcje i dane będa potrzebne do wykonania danych operacji i na tej podstawie decydowanie o wykonaniu konkretnego skoku. Elementy architektury procesorów od 6 generacji odpowiedzialne za wzrost wydajności,

62 Architektura komputerów i Mikroprocesor 15 Techniki przyspieszania Spekulatywne wykonywanie instrukcji - Speculative execution - Metoda pozwalajaca procesorowi na przetwarzanie instrukcji w sytuacji, gdy nie ma jeszcze pewności, że w ogóle będzie ona wykonana, np. gdy występuje ona po skoku warunkowym., Wykonywanie poza kolejnościa - Out of order execution - Sposób obróbki danych, który pozwala na dopuszczenie instrukcji do jednostek wykonawczych w kolejności odmiennej od tej, która jest określona w programie. Po zakończeniu wykonywania instrukcje sa ponownie ustawiane w kolejności prawidłowej, Zmiana nazw rejestrów - register renaming - zastapienie odniesień do rejestrów strukturalnych programu odwołaniami do większego zestawu rejestrów rzeczywistych w przypadku gdy dwie różne instrukcje przewiduja zapisanie pewnej wartości do tego samego rejestru. Cecha ta wspomaga wykonywanie rozkazów poza kolejnościa,

63 Architektura komputerów i Mikroprocesor 16 Techniki przyspieszania Mechanizm MMX - Multimedia extension - zestaw dodatkowych instrukcji mikroprocesora (kilkadziesiat), zoptymalizowanych pod katem wykonywania z maksymalna wydajnościa operacji zwiazanych z obsługa multimediów, programów graficznych, programów syntezy dźwięku, obsługi poczty głosowej i gier. Podstawowym elementem architektury MMX jest technika SIMD (Single Instruction, Multiple Data) umożliwiajaca równoległe przetwarzanie kilku informacji za pomoca jednego rozkazu.

64 Architektura komputerów i Mikroprocesor 17 Procesory SPARC i MIPS SPARC - Scalable Processor ARChitecture Sprzętowe przekazywanie parametrów między procedurami.

65 Architektura komputerów i Mikroprocesor 18 Procesory SPARC i MIPS Procesory MIPS

66 Architektura komputerów i Mikroprocesor 19 Złacza procesorów PGA - Pin Grid Array Modułowy

67 Architektura komputerów i Mikroprocesor 20 Złacza procesorów - montaż Lutowane, Wciskane, LIF (Low Insertion Force), ZIF (Zero Insertion Force).

68 Architektura komputerów i W5: Architektury równoległe komputerów.

69 Architektura komputerów i Architektury równoległe komputerów 1 Klasyfikacja Flynna

70 Architektura komputerów i Architektury równoległe komputerów 2 SISD Von Neumana, harvardzka.

71 Architektura komputerów i Architektury równoległe komputerów 3 Procesory wektorowe - SIMD

72 Architektura komputerów i Architektury równoległe komputerów 4 Systemy MIMD z pamięcia wspólna, z pamięcia rozproszona.

73 Architektura komputerów i Architektury równoległe komputerów 5 Systemy MIMD z pamięcia wspólna

74 Architektura komputerów i Architektury równoległe komputerów 6 Systemy MIMD z pamięcia wspólna - realizacja

75 Architektura komputerów i Architektury równoległe komputerów 7 Magistrala z podziałem czasu

76 Architektura komputerów i Architektury równoległe komputerów 8 Magistrala z przełacznikiem krzyżowym

77 Architektura komputerów i Architektury równoległe komputerów 9 Pamięć wieloportowa

78 Architektura komputerów i Architektury równoległe komputerów 10 Skalowanie systemów z pamięcia wspólna / dzielona

79 Architektura komputerów i Architektury równoległe komputerów 11 Systemy MIMD z pamięcia rozproszona

80 Architektura komputerów i Architektury równoległe komputerów 12 Systemy z rozproszona pamięcia wspólna

81 Architektura komputerów i Architektury równoległe komputerów 13 Prawo Amdahla

82 Architektura komputerów i Architektury równoległe komputerów 14 Prawo Amdahla

83 Architektura komputerów i W7: Płyty główne i pamięci masowe.

84 Architektura komputerów i Płyty główne 1 Jeżeli procesor nazywany jest sercem komputera, to płyta główna jest jego kręgosłupem i układem nerwowym. Płyta główna jest jednym z najmniej docenianych elementów komputera, tymczasem ma ona decydujacy wpływ nie tylko na szybkość całego komputera, ale i na to, co w PC jest bardzo ważne, a mianowicie możliwości rozbudowy.

85 Architektura komputerów i Płyty główne 2 Przykładowy OPIS ZESTAWU KOMPUTEROWEGO przez przeciętnego użytkownika wydajny procesor, szybka karta graficzna, dużo pamięci RAM, pojemny dysk twardy. brakuje płyty głównej DLACZEGO?

86 Architektura komputerów i DLACZEGO? Płyty główne 3 Brak wiedzy na temat płyt głównych, Złożony opis symboliczny - niezrozumiałym dla przeciętnego użytkownika np: ECS KT7S5A DDR VIA SOCKET A, Bardzo częste zmiany akcesorii na rynku. Przykładowe zachowanie użytkownika przy zakupie akcesorii komputerowych: Procesor 1000 MB, Pamięci 20 GB, Płyta główna TANIA i DOBRA

87 Architektura komputerów i Standard płyty Płyty główne 4 AT baby, ATX, BTX.

88 Architektura komputerów i Podstawowe elementy płyty Płyty główne 5

89 Architektura komputerów i Cechy podzespołów płyty Płyty główne 6 Chipset, producenci: Intel (440BX,i815,i845, SIS (735), AMD, VIA (K7T,KT133A,K7T266 PRO), ilość modułów: 1,2,4, parametry: szybkość taktowania magistrali, pojemność i typ obsługiwanej pamięci, parametry układów dodatkowych Złacza, kart rozszerzeń: ISA, EISA, VLB, PCI, AGP, AMR, pamięci: DIP, SIP, SIMM, DIMM, DDR, DDR2, DDR3, urzadzeń zewnętrznych: RS232C, CENTRONICS, PS/2, klawiatury, USB, IR. Magistrale. ilość bitów, zegar taktowania.

90 Architektura komputerów i Magistrale Płyty główne 7 ISA - PCI - AGP - AMR

91 Architektura komputerów i Magistrale - PCIExpress Płyty główne 8

92 Architektura komputerów i Magistrale - PCIExpress Płyty główne 9

93 Architektura komputerów i Magistrale - PCIExpress Płyty główne 10

94 Architektura komputerów i Złacza pamięci Płyty główne 11 SIMM - DIMM - DDR -

95 Architektura komputerów i Inne złacza Płyty główne 12 Zasilanie - ATA66 - ATA100 - FDD -

96 Architektura komputerów i Złacza urzadzeń peryferyjnych Płyty główne 13 RS232C Centronics

97 Architektura komputerów i Złacza urzadzeń peryferyjnych Płyty główne 14 USB - PS2 -

98 Architektura komputerów i Złacza - podsumowanie Płyty główne 15

99 Architektura komputerów i Płyty główne 16

100 Architektura komputerów i Płyty główne 17

101 Architektura komputerów i Przykładowa budowa płyty Płyty główne 18

102 Architektura komputerów i Przykładowa budowa płyty Płyty główne 19

103 Architektura komputerów i Przykładowa budowa płyty Płyty główne 20

104 Architektura komputerów i Przykładowa budowa płyty Płyty główne 21

105 Architektura komputerów i Przykładowa budowa płyty Płyty główne 22

106 Architektura komputerów i W7: Pamięci masowe.

107 Architektura komputerów i Pamięci masowe 1 Podział według technologii i konstrukcji Pamięci taśmowe, Dyski elastyczne, Dyski twarde, Pamięci optyczne, Pamięci półprzewodnikowe, Pamięci heksagonalne.

108 Architektura komputerów i Pamięci masowe 2 Nośniki papierowe karty papierowe, historia (XIX wiek), kodowanie informacji, programowanie i czytanie informacji. taśmy papierowe, kodowanie informacji, czytniki taśmy, programowanie i czytanie nośnika

109 Architektura komputerów i Pamięci masowe 3 Dyski elestyczne dyski 8 calowe, dyski 5 i 1/4 cala, zapis magnetyczny, budowa nośnika i czytnika dyski 2 i 1/2 cala, budowa nośnika i czytnika kodowanie informacji, parametry (szybkość wirowania nośnika, upakowanie, szybkość transmisji, pojemność)

110 Architektura komputerów i Pamięci masowe 4 Dyski twarde - historia Połowa dziewiętnastego wieku pierwsze perforowane karty Pierwszy twardy dysk roku IBM urządzenie o nazwie RAMAC złożony z: ü pięćdziesięciu 24 - calowych dysków ü zespół miał pojemność 5 Mb ü koszt jego rocznej dzierżawy wynosił 35 tys. Dolarów ü 7 tys. dolarów za megabit IBM PC/XT zawiera twardy dysk: ü pojemności 5 lub 10 MB ü średnicy 5,25" ü "full height" wysokość trzech cali

111 Architektura komputerów i Pamięci masowe 5 Dyski twarde - budowa Podstawa to talerze, wykonane najczęściej ze szkła, pokrytego substancją magnetyczną Nad talerzami i pod nimi umieszczone są głowice odczytujące i zapisujące dane Talerze obracają się z prędkością od 5400 do obr/min Przepływ powietrza spowodowany obrotami utrzymuje głowice w odległości kilku mikrometrów nad talerzami Głowice umieszczone są na ramionach poruszanych za pomocą cewki elektromagnetycznej

112 Architektura komputerów i Pamięci masowe 6 Dyski twarde - zasada działania

113 Architektura komputerów i Pamięci masowe 7 Dyski twarde - zarzadzanie zasobami Dysk podzielony jest na ścieżki, które z kolei podzielone są na sektory Ścieżki znajdujące się bezpośrednio nad sobą, jednak położone na różnych talerzach tworzą cylindry System operacyjny odczytuje najpierw tablicę alokacji plików FAT zapisaną na początku partycji Tablica FAT zawiera informacje o sektorze i ścieżce, na których zapisany jest poszukiwany plik Ścieżki dzielone są dodatkowo na klastry Dane pochodzące z jednego sektora lub cylindra przechowywane są w pamięci podręcznej twardego dysku Taka praktyka przyśpiesza znacznie transfer

114 Architektura komputerów i Pamięci masowe 8 Dyski twarde - interfejsy W roku 1984 Western Digital skonstruował w IBM PC/AT interfejs ST506 w 1986 opracowany do spółki z firmą Compaq interfejs IDE (Integrated Drive Electronics). W 1981r pierwszym standardem interfejsu ATA (ang. Advanced Technology Attachments) ü Przepustowość 8,3 MB/s ü Szerokość szyny danych 6 bitów ü Maksymalna liczba obsługiwanych urządzeń r ATA 2 - rozszerzenie interfejsu ATA ü Przepustowości magistrali danych do 16,6 MB/s, ü Obsługa nowych transmisji PIO i DMA - ü Nowa metody adresowania sektorów (LBA) funkcja "Identify Drive 1995r Fast ATA i Fast ATA - 2 ü Fast ATA - 2 oznacza praktycznie to samo co Fast ATA ü Multiword DMA Mode r. ATA 3 ü Rozwinięciem standardu ATA 2 ü Zwiększenie bezpieczeństwa składowania danych ü Pojawienie się zarządzania energią ü Wprowadzenie technologii S.M.A.R.T.

115 Architektura komputerów i Pamięci masowe 9 Dyski twarde - interfejsy (cd) ATA 4 ü Mechanizmu korekcji i detekcji błędów nazwanego CRC (Cyclical Redudancy Check) transfer przeprowadzany jest - z maksymalną możliwą prędkością, zaś w przypadku błędu szybkość przesyłu jest redukowana do wolniejszego trybu. ü Nowy tryb komunikacji UltraDma Mode2 o s zybkości max. 33,3 MB/s. ü Zdefiniowana współpraca z urządzeniami o fizycznej organizacji danych innych niż dyski twarde. ü Nowy standard dla innych urządzeń ATAPI ( AT Attachment Packet Interface). ATA 5 - dwa lata po Ultra ATA/33 (Ultra ATA/66, Ultra ATA/100) ü ü Teoretyczną maksymalną przepustowość 100Mb/s Dla uzyskania większej szybkości, należało zastosować specjalny kabel, którego konstrukacja zapobiega powstawaniu zakłóceń elektromagnetycznych, dwukrotnie zwiększyła się liczba żył (z 40 do 80), nie zmienił się typ wtyczki, nowe żyły stanowią ekran. Serial ATA - SATA

116 Architektura komputerów i Pamięci masowe 10 Dyski twarde - interfejsy (cd) Serial ATA Specjaliści z firm komputerowych (m.in. APT Technologies, Dell, IBM, Intel, Maxtor, Quantum i Seagate) opracowali nowy standard Jednym z podstawowych założeń opracowywanego rozwiązania było zagwarantowanie pełnej kompatybilności software'owej Przeznaczony jest wyłącznie do wykorzystania wewnątrz komputera jedynie pod kątem obsługi pamięci masowych Maksymalna długość przewodu - 1 metr W pierwszej wersji przepustowość pasma MB/s (1,5 Gbit/s), 50% większa od zapewnianej przez Ultra ATA/100 Generacja druga MB/s (2004 r.) (3Gbit/s), trzecia MB/s (6Gbit/s) (2007 r.).

117 Architektura komputerów i Pamięci masowe 11 Dyski twarde - interfejsy - szybkość transmisji w poszczególnych rodzajach ATA

118 Architektura komputerów i Pamięci masowe 12 Dyski twarde - ewolucja dysków twardych

119 Architektura komputerów i Pamięci masowe 13 Dyski twarde - sterowniki dysków EIDE Nazwa handlowa firmy WD (Western Digital ) określająca nieco zmodyfikowany interfejs ATA - 2. Główne zmiany to : ü funkcja dual-port (dodanie drugiego kanału, maksymalną liczbę obsługiwanych urządzeń z 2 do 4) ü obsługa interfejsu ATAPI

120 Architektura komputerów i Pamięci masowe 14 Dyski twarde - sterowniki dysków (cd) S.C.S.I. (Small Computer Systems Interface) Standard SCSI umożliwia połączenie w łańcuch do jednego kontrolera 7, a w przypadku wersji rozszerzonej WIDE SCSI nawet do 15 urządzeń Każdy twardy dysk może mieć pojemność nawet do 100 GB. SCSI oferuje również szybszy transfer danych między urządzeniami, dochodzący do 160 MB/s

121 Architektura komputerów i Pamięci masowe 15 Dyski twarde - systemy plików Najprostszym systemem używanym przez DOS i Windows jest FAT (File Allocation Table). Początkowo jednostką alokacji danych był pojedynczy sektor co przy 16-bitowej architekturze systemu operacyjnego umożliwiało obsługę dysków o pojemnościach nie przekraczających 32 MB (65536 sektorów). Wprowadzono większe jednostki alokacji, nazywane klastrami (ang. cluster pęczek, grono). Wielkość klastra jest zależna od wielkości woluminu i w przypadku np. dysku o pojemności 1 GB klaster liczy sobie 16 kb, a dysk 2,5 gigabajtowy wymaga już klastrów o pojemności 64 kb. Oprócz straty miejsca jest to również strata czasu! Programiści Microsoftu utworzyli 32 bitową tablicę alokacji. Wadach systemu FAT jest: ü silna fragmentacja plików pomiędzy wiele klastrów o bardzo różnym fizycznym położeniu na dysku ü duże prawdopodobieństwo powstawania błędów zapisu, polegających na przypisaniu jednego klastra dwóm plikom (tzw. crosslink), co kończy się utratą danych z jednego lub obu skrzyżowanych plików. ü pozostawianie tzw. zgubionych klastrów, tj. jednostek alokacji nie zawierających informacji, ale opisanych jako zajęte

122 Architektura komputerów i Pamięci masowe 16 Dyski twarde - systemy plików (cd) HPFS (High Performance File System) stosowany początkowo również jako jeden z systemów plików dla Windows NT Zawiera wiele informacji nadmiarowych miedzy innymi: informacje statystyczne, mechanizmy ochrony zapisu przed uszkodzeniem, jak np. automatyczne przenoszenie danych z sektorów o niepewnej jakości do dobrych (tzw. HotFix). Zalety: szybkość wyszukiwania danych, wysoki stopień ciągłości ich zapisu, duża niezawodność Wady: długi czas zakładania nowych plików wynikający z każdorazowej rekonfiguracji drzewa katalogowego Nowe wersje Windows NT (od 4.0) nie obsługują już plików dysków w formacie HPFS

123 Architektura komputerów i Pamięci masowe 17 Dyski twarde - systemy plików (cd) NTFS (New Technology File System) przeznaczony dla Windows NT System oparty na 32-bitowych tablicach FAT zawiera: ü rozbudowany system bezpieczeństwa ü mechanizmy ograniczające fragmentację plików ü możliwość przypisania plikom atrybutu kompresji, pozwalającego na ich kompresję w trakcie zapisu. Podstawowe składniki bezpieczeństwa Windows NT zawarte są w: ü sektorze inicjującym ü nadrzędna tabela plików (MFT Master File Table), zawierającej indeks plików systemowych. System NTFS podobnie jak FAT opiera się na klastrach. Jednak rozmiar klastra ustalamy tutaj dość swobodnie od 0,5 KB do 64 KB.