AUTOREFERAT Doktorant na Wydziale Elektrotechniki, Automatyki i Elektroniki AGH w Krakowie, VI.2007 VI.2008

Transkrypt

1 dr inż. Piotr Maj Akademia Górniczo-Hutnicza im. S. Staszica w Krakowie Wydział Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Katedra Metrologii i Elektroniki al. Mickiewicza Kraków tel faks piotr.maj@agh.edu.pl Załącznik nr 2c Kraków dn AUTOREFERAT Wykształcenie, uzyskane stopnie i tytuły naukowe Studia magisterskie na Wydziale Elektrotechniki, Automatyki i Elektroniki Akademii Górniczo-Hutniczej im. Stanisława Staszica w Krakowie, kierunek Elektrotechnika, specjalność Inżynieria Komputerowa w Przemyśle, 2005 Obrona pracy magisterskiej pod tytułem Zastosowanie środowiska LabView do sterowania pomiarami z wykorzystaniem dyfraktometru X Pert MPD Uzyskanie tytułu doktora w dziedzinie elektroniki po obronie z wyróżnieniem pracy doktorskiej pt. Zintegrowany, wielokanałowy system pomiarowy do detekcji niskoenergetycznego promieniowania X o dużym natężeniu, Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki, Akademia Górniczo-Hutnicza w Krakowie Doświadczenie zawodowe Doktorant na Wydziale Elektrotechniki, Automatyki i Elektroniki AGH w Krakowie, VI.2007 VI.2008 VI do dzisiaj Akademia Górniczo-Hutnicza im. S. Staszica w Krakowie, Katedra Metrologii i Elektroniki Stanowisko: asystent Akademia Górniczo-Hutnicza im. S. Staszica w Krakowie Katedra Metrologii i Elektroniki Stanowisko: adiunkt Strona 1 / 41

2 Osiągnięcie naukowe habilitanta przedstawione do oceny: Zbiór publikacji powiązanych tematycznie Tytuł osiągnięcia naukowego: Rozwój hybrydowych detektorów pikselowych w technologiach nanometrycznych i 3D dla potrzeb detekcji promieniowania X Lista publikacji powiązanych tematycznie Do publikacji najnowszych z roku 2015 przypisano współczynniki impact factor za rok poprzedzający. Oświadczenia współautorów dotyczące indywidualnego wkładu w powstanie poszczególnych publikacji znajdują się w odrębnym załączniku. Publikacje z listy JCR lp. H1 Autorzy, tytuł publikacji, rok wydania, nazwa wydawnictwa, indywidualny wkład autora P. Maj, A. Baumbaugh, G. Deptuch, P. Gryboś, R. Szczygieł: Algorithms for minimization of charge sharing effects in a hybrid pixel detector taking into account hardware limitations in deep submicron technology, Journal of Instrumentation, 2012, vol. 7, no. C12020, pp. 1-7, ISSN Indywidualny wkład Autora: Przygotowanie realistycznych założeń dla symulacji podziału ładunku, bazując na układach projektowanych przez różne grupy naukowe na świecie (Tabela I i rozdział 2 Simulation assumptions), wykonanie symulacji Monte-Carlo dla różnych wartości sygnału wejściowego QIN, i różnych parametrów elektrycznych układów elektroniki odczytu takich jak: szumy, rozrzut wzmocnień, rozrzut poziomów stałych na wejściach dyskryminatorów dyskryminatorów i komparatorów, rysunki: 3 i 4, tabela 2 i tabela 3. Określenie warunków odporności algorytmu na zmiany wymienionych parametrów. Procentowy wkład Autora: 40% Liczba autorów: 5 Impact factor 1,656 H2 P. Maj, P. Gryboś, R. Szczygieł, M. Żołądź, T. Sakumura, Y. Tsuji: 18k channels single photon counting readout circuit for hybrid pixel detector, Nuclear Instruments & Methods in Physics Research. Section A, Accelerators, spectrometers, detectors and associated equipment, 2013, vol. 697, pp , ISSN Indywidualny wkład Autora: Sposób korekcji układu scalonego o dużej powierzchni, optymalizacja procedury korekcyjnej (paragraf 3.1 i rys. 7), propozycja wykonywania korekcji wykorzystując promieniowanie o większej energii niż docelowo wykorzystywane w pomiarach dla uzyskania lepszej jednorodności (rys. 8), wyznaczenie rozrzutu poziomów napięć stałych na wejściu dyskryminatorów w tabeli 1, weryfikacja prawdziwej ilości ramek na sekundę (paragraf 3.4 i rys. 12). Procentowy wkład Autora: 25% Liczba autorów: 6 1,316 Strona 2 / 41

3 H3 G. Deptuch, G. Carini, P. Gryboś, P. Kmon, P. Maj, M. Trimpl, D. Siddons, R. Szczygieł, R. Yarema: Design and Tests of the Vertically Integrated Photon Imaging Chip, IEEE Transactions on Nuclear Science, 2014, vol. 61 no. 1, pp Indywidualny wkład Autora: Kierownik projektu układu VIPIC ze strony AGH w Krakowie. Odpowiedzialność za koncept warstwy analogowej układu scalonego VIPIC (III C. Analog Part of the VIPIC1 Pixel). Dominująca rola w opracowaniu koncepcji warstwy analogowej (widoczna górna warstwa na rys. 5), ze szczególnym uwzględnieniem odporności na przesłuchy z warstwy cyfrowej, maksymalizację jednorodności oraz testowalności układu, definicja architektury układu wspierającej możliwość weryfikacji jakości technologii i parametrów analogowych, np. propozycja pracy układu w trybie różnicowym lub single ended pozwoliła na sprawdzenie występowania przesłuchów z warstwy cyfrowej, propozycja implementacji takiego algorytmu procesowania sygnału, który wspiera możliwość pomiaru parametrów analogowych, tj. szumy, wzmocnienie, rozrzut napięć progowych na wejściach dyskryminatorów. Propozycja implementacji kontrolowanej rezystancji w sprzężeniu zwrotnym wzmacniacza, co pozwoliło na optymalizację szumową (minimalizację szumów dla zadanej szybkości pracy układu). Przygotowanie środowiska testowego dla układu VIPIC, dominująca rola w przeprowadzaniu testów, (IV. TESTS VIPIC1 rys. 11, 12, 13, 14, 15, 16) zarówno przy wykonywaniu pomiarów jak i analizie danych. Odpowiedzialny za przeprowadzenie eksperymentu weryfikacji poprawności pracy układu w technologii 3D. Procentowy wkład Autora: 20% Liczba autorów: 9 1,455 H4 P. Maj: Fast and precise algorithms for calculating offset correction in single photon counting ASICs built in deep sub-micron technologies, Journal of Instrumentation, 2014, vol. 9, pp. 1-8, doi: / /9/07/C Indywidualny wkład Autora: opracowanie szybkich i precyzyjnych algorytmów korekcji dla układów pracujących w trybie zliczania pojedynczych fotonów budowanych w technologiach nanometrycznych. Procentowy wkład Autora: 100% Liczba autorów: 1 1,526 H5 P. Maj, R. Szczygieł, P. Gryboś, T. Taguchi, Y. Nakaye: Comparison of the charge sharing effect in two hybrid pixel detectors of different thickness, Journal of Instrumentation, 2015, vol. 10, no. C02006, pp. 1-6, doi: / /10/02/C Indywidualny wkład Autora: przygotowanie systemu pomiarowego umożliwiającego wykorzystanie układu w eksperymencie na synchrotronie Sping-8 w Japonii, wykonanie pomiarów i analiza danych w paragrafie 3, rys. 2. Procentowy wkład Autora: 50% Liczba autorów: 5 1,526 Strona 3 / 41

4 H6 G. Deptuch, G. Carini, T. Collier, P. Grybos, P. Kmon, R, Lipton, P. Maj, P. Siddons, R. Szczygiel, R, Yarema: Results of Tests of Three-Dimensionally Integrated Chips Bonded to Sensors, IEEE Transactions on Nuclear Science, Vol 62, No. 1. Part 2, Feb. 2015, pp DOI: Indywidualny wkład Autora: Kierownik projektu układu VIPIC ze strony AGH w Krakowie. Odpowiedzialność za koncept warstwy analogowej układu scalonego VIPIC (III C. Analog Part of the VIPIC1 Pixel). Dominująca rola w opracowaniu koncepcji warstwy analogowej (widoczna górna warstwa na rys. 5), ze szczególnym uwzględnieniem odporności na przesłuchy z warstwy cyfrowej, maksymalizację jednorodności oraz testowalności układu, definicja architektury układu wspierającej możliwość weryfikacji jakości technologii i parametrów analogowych, np. propozycja pracy układu w trybie różnicowym lub single ended pozwoliła na sprawdzenie występowania przesłuchów z warstwy cyfrowej, propozycja implementacji takiego algorytmu procesowania sygnału, który wspiera możliwość pomiaru parametrów analogowych, tj. szumy, wzmocnienie, rozrzut napięć progowych na wejściach dyskryminatorów. Propozycja implementacji kontrolowanej rezystancji w sprzężeniu zwrotnym wzmacniacza, co pozwoliło na optymalizację szumową (minimalizację szumów dla zadanej szybkości pracy układu). Budowa środowiska testowego dla układu VIPIC1 z wykorzystaniem platformy NI PXIe FlexRIO (kontrola urządzeń pomiarowych, akwizycja danych dla celów ekstrakcji testowanych parametrów również z wykorzystaniem źródeł radioaktywnych). Udział w testach układu scalonego VIPIC1 wykonanie pierwszego radiogramu (rys. 5), wykonywanie pomiaru widm całkowych z promieniowaniem X (rys. 7), badania jednorodności parametrów, wyznaczanie optymalnej wartości progu dyskryminacji dla testów przeprowadzanych na synchrotronie. Procentowy wkład Autora: 20% Liczba autorów: 10 1,455 Strona 4 / 41

5 H7 P. Maj, P. Grybos, R. Szczygiel, P. Kmon, R. Kłeczek, A. Drozd, P. Otfinowski, G. Deptuch: Measurements of Matching and Noise Performance of a Prototype Readout Chip in 40 nm CMOS Process for Hybrid Pixel Detectors, IEEE Transactions on Nuclear Science, Vol. 62, No. 1, Part 2, Feb. 2015, pp , DOI: Indywidualny wkład Autora: Udział w opracowaniu algorytmu C8P1, koncepcja architektury pojedynczego kanału dla poprawnej pracy algorytmu, (paragraf I Introduction oraz rys. 2), definicja kluczowych wartości poszczególnych bloków (II. SINGLE PIXEL ARCHITECTURE), propozycja metody sumowania ładunku ze sprzężeniem AC, propozycja wykorzystania dwóch układów kształtujących (szybkiego i wolnego), propozycja wprowadzenia regulowanej rezystancji w sprzężeniu zwrotnym wzmacniacza oraz regulowanego wzmocnienia przedwzmacniacza CSA (GAINctr2 na rys. 2 i rys. 3) dla minimalizacji rozrzutu wzmocnienia na węźle sumującym, propozycja wprowadzenia kontrolowanego wzmocnienia wolnego układu kształtującego (GAINctr3 na rys. 2 i rys. 7) dla dalszej minimalizacji rozrzutu wzmocnienia przed wejściem komparatorów, optymalizacja szumowa bloków analogowych (CSA, układy kształtujące), koncepcja oraz projekt (schemat i plan masek układu) połączeń międzypikselowych w części analogowej i cyfrowej, weryfikacja projektu dla poprawnej pracy algorytmu C8P1. Dominująca rola w projekcie testowalności układu: propozycja różnych trybów pracy (standardowy tryb obrazowania, C8P1, tryby testowe komparatorów - II. SINGLE PIXEL ARCHITECTURE), nowy, dedykowany układ generowania impulsów kalibracyjnych, pozwalający na jednoczesne generowanie impulsów o różnej (jednej z czterech) amplitudzie, wykorzystanie multipleksera do wyboru sygnału wejściowego dyskryminatora, propozycja dodania klucza wyłączającego CSA dla umożliwienia weryfikacji algorytmu C8P1 z promieniowaniem X lub impulsem kalibracyjnym, dominujący wkład w testy układu scalonego opisane w IV. MEASUREMENTS IN SPC MODE: przygotowanie środowiska testowego, pomiary rozrzutów poziomów stałych na wejściach dyskryminatorów oraz przygotowanie algorytmu szybkiej korekcji, (IV.B.A Threshold Dispersion), pomiary z detektorem krzemowym (IV.C Noise and Gain Measurements with Si Pixel Detector Connected), pomiar wzmocnień i szumów układu, (rys. 17), weryfikacja możliwości korekcji wmocnień (rys. 18). Przygotowanie 80% tekstu pracy. Procentowy wkład Autora: 40% Liczba autorów: 8 1,455 Sumaryczny impact factor: 10,389 Strona 5 / 41

6 Publikacje konferencyjne lp. C1 C2 Autorzy, tytuł publikacji, rok wydania, nazwa wydawnictwa lub konferencji, indywidualny wkład autora G. W. Deptuch, M. Trimpl, R. Yarema, D. P. Siddons, G. Carini, P. Grybos, R. Szczygiel, M. Kachel, P. Kmon, P. Maj: VIPIC IC - Design and Test Aspects of the 3D Pixel Chip, Nuclear Science Symposium Conference Record (NSS/MIC), 2010 IEEE, 2010, Page(s): , DOI: /NSSMIC Indywidualny wkład Autora: Kierownik projektu układu VIPIC ze strony AGH w Krakowie. Odpowiedzialność za koncept warstwy analogowej układu scalonego VIPIC (II. VIPIC ARCHITECTURE: Analog tier). Dominująca rola w opracowaniu koncepcji warstwy analogowej (rys. 1), ze szczególnym uwzględnieniem odporności na przesłuchy z warstwy cyfrowej, maksymalizację jednorodności oraz testowalności układu, definicja architektury układu wspierającej możliwość weryfikacji jakości technologii i parametrów analogowych, np. propozycja pracy układu w trybie różnicowym lub single-ended pozwoliła na sprawdzenie występowania przesłuchów z warstwy cyfrowej, propozycja implementacji takiego algorytmu procesowania sygnału, który wspiera możliwość pomiaru parametrów analogowych, tj. szumy, wzmocnienie, rozrzut napięć progowych na wejściach dyskryminatorów. Propozycja implementacji kontrolowanej rezystancji w sprzężeniu zwrotnym wzmacniacza, co pozwoliło na optymalizację szumową (minimalizację szumów dla zadanej szybkości pracy układu). Przygotowanie środowiska testowego dla układu VIPIC1. Procentowy wkład Autora: 20% Liczba autorów: 10 P. Maj, G.Carini, G. Deptuch, P. Grybos, P. Kmon, D. P. Siddons, R. Szczygiel, M. Trimpl, R. Yarema: Tests of the First Three-Dimensionally Integrated Chip for Photon Science, Proceedings of Science, PoS Vertex 2012, The 21 st International Workshop on Vertex Detectors, September 2012, Jeju, Korea. Indywidualny wkład Autora: Kierownik projektu układu VIPIC ze strony AGH w Krakowie. Odpowiedzialność za koncept warstwy analogowej układu scalonego VIPIC (2.1 Analog). Dominująca rola w opracowaniu koncepcji warstwy analogowej (widoczna rys. 1), ze szczególnym uwzględnieniem odporności na przesłuchy z warstwy cyfrowej, maksymalizację jednorodności oraz testowalności układu, definicja architektury układu wspierającej możliwość weryfikacji jakości technologii i parametrów analogowych, np. propozycja pracy układu w trybie różnicowym lub single-ended pozwoliła na sprawdzenie występowania przesłuchów z warstwy cyfrowej, propozycja implementacji takiego algorytmu procesowania sygnału, który wspiera możliwość pomiaru parametrów analogowych, tj. szumy, wzmocnienie, rozrzut napięć progowych na wejściach dyskryminatorów. Propozycja implementacji kontrolowanej rezystancji w sprzężeniu zwrotnym wzmacniacza, co pozwoliło na optymalizację szumową (minimalizację szumów dla zadanej szybkości pracy układu). Rozdział 3 w całości: przygotowanie stanowiska pomiarowego (rys. 4) testy części cyfrowej i analogowej układu wraz z analizą danych. Testy autora udowodniły poprawną pracę enkodera priorytetowego (rys. 4) oraz bezbłędną komunikację pomiędzy warstwami cyfrową i analogową. Testy pokazały poprawną pracę części analogowej odpowiedzialnej za procesowanie sygnału o różnej amplitudzie (rys. 5). Rozrzuty napięć stałych zostały zmierzone dla dwóch skrajnych ustawień przetworników korekcyjnych (rys. 6), co dowodzi poprawnej komunikacji pomiędzy warstwami. Procentowy wkład Autora: 20% Liczba autorów: 9 Indeksowane w Web of Science (WOS) WOS konferencja na zaproszenie Strona 6 / 41

7 C3 C4 C5 C6 P. Maj: FPGA based extension to the multichannel pixel readout ASIC, Nuclear Science Symposium Conference Record (NSS/MIC), 2013 IEEE, Oct. 27 Nov. 2, Page(s): 1 4, /NSSMIC Indywidualny wkład Autora: Projekt i wykonanie w całości oprogramowania rozszerzającego funkcjonalność układu VIPIC i umożliwiającego jego efektywne testy zarówno w środowisku laboratoryjnym jak również w eksperymencie na synchrotronie. Procentowy wkład Autora: 100% Liczba autorów: 1 P. Maj, A. Drozd, R. Szczygieł, P. Gryboś: FPGA Simulations of Charge Sharing Effect Compensation Algorithms for Implementation in Deep Sub-micron Technologies, Computer Modelling and Simulation (UKSim), 2013 UKSim 15th International Conference on, April 2013, Pages , doi: /UKSim Indywidualny wkład Autora: Propozycja programu symulacji Monte Carlo algorytmu C8P1 w układzie FPGA dla przyspieszenia obliczeń, definicja symulowanego procesu (rys. 3), definicja zakresów symulacji (tabela 1 i tabela 2), symulacje skanowania przy zmianie napięcia dyskryminacji (tzw. threshold scan) oraz porównanie z rzeczywistymi pomiarami (rys. 4), architektura programu dla układu FPGA (rys. 6) wraz ze szczegółowym opisem każdego bloku, programowanie FPGA szczególnie: generowanie liczb losowych (rys. 7), odpowiedzialność za całość oprogramowania w FPGA, przeprowadzenie wielowymiarowych symulacji (przykład na rys. 10), propozycja architektury kanału dla poprawnej pracy algorytmu C8P1 (rys. 11). Procentowy wkład Autora: 70% Liczba autorów: 4 P. Maj, P. Grybos, R. Szczygiel, T. Sakumura, Y. Tsuji, Y. Nakaye: A Fast 300k X-Ray Camera with an Energy Window Selection and Continuous Readout Mode, Proceedings of the Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), Oct.27- Nov , pp.1-4, doi: /nssmic Indywidualny wkład Autora: Odpowiedzialność za korekcję dużego układu scalonego, pomiary rozrzutu poziomów stałych oraz udział w pomiarach szybkości działania układu (tabela 1). Optymalizacja pracy detektora zawierającego 16 układów scalonych (opisane w paragrafie III), koncepcja procedury szybkiej korekcji dla 16-układowego detektora, przygotowanie systemu testowego (paragraf IV). Odpowiedzialność za uruchomienie systemu, ustawienie do poprawnej pracy, korekcję (rys. 4) oraz wykonanie pierwszego obrazu o dużej jednorodności (rys. 5). Procentowy wkład Autora: 35% Liczba autorów: 6 P. Maj, P. Grybos, P. Kmon, R. Szczygiel: channel IC for single photon counting pixel detectors with 75 µm pitch, ENC of 89 e rms, 19 e rms offset spread and 3% rms gain spread, European Solid State Circuits Conference (ESSCIRC), ESSCIRC th, Sept. 2014, Pages , doi: /ESSCIRC Indywidualny wkład Autora: Paragraf II A. Opracowanie schematu pojedynczego kanału, zaprojektowanie bloku TH_TRIM. Paragraf II B. Zaproponowanie i wykonanie układu korekcji wzmocnień z wykorzystaniem 4 bitów (bg<0:3>). Paragraf II C. Zaproponowanie wielopoziomowej korekcji, gdzie możliwa jest zmiana zakresu oraz poziomu stałego niezależnie w każdym pikselu. Cały paragraf III i IV. Wykonanie pomiarów charakterystyk przetworników korekcyjnych (rys. 8) oraz jakości korekcji układu (rys. 9) zarówno dla poziomów stałych jak i wzmocnień. Procentowy wkład Autora: 70% Liczba autorów: 8 WOS WOS WOS WOS Strona 7 / 41

8 2.1. Wprowadzenie do tematyki badań habilitanta Habilitant jest adiunktem w Katedrze Metrologii i Elektroniki WEAIiIB, AGH w Krakowie i pracuje w zespole mikroelektroniki, który od momentu utworzenia w roku 2007 zajmuje się projektowaniem specjalizowanych układów scalonych dedykowanych dla szerokiego spektrum aplikacji. Obok układów elektroniki odczytu matryc elektrod w neurobiologii, głównym tematem przewodnim projektów są układy elektroniki odczytu dla półprzewodnikowych detektorów promieniowania X. Niniejszy autoreferat jest podsumowaniem oryginalnego dorobku autora (habilitanta) opracowanego w głównym nurcie jego działań badawczych dotyczących hybrydowych, pikselowych detektorów promieniowania X pracujących w trybie zliczania pojedynczych fotonów. Autor, po obronie z wyróżnieniem w 2008 roku rozprawy doktorskiej (w dziedzinie elektronika), pt. Zintegrowany, wielokanałowy system pomiarowy do detekcji niskoenergetycznego promieniowania X o dużym natężeniu, brał udział w projektach sześciu układów scalonych o architekturze pikselowej (PX90 [1], FPDR90 [2], PXD18k [H2], prototyp w technologii CMOS 40nm [H7], VIPIC (nazywany również VIPIC1) [C1, H3], UFXC [C6]). Udział w czterech z wymienionych projektów (PXD18k, prototyp w technologii 40nm, VIPIC, UFXC) pozwala na wyodrębnienie znaczącego, autorskiego, indywidualnego wkładu w rozwój dziedziny mikroelektroniki, w zakresie badań nad scalonymi, wielokanałowymi układami o architekturze pikselowej, pracującymi w trybie zliczania pojedynczych fotonów. Niniejszy autoreferat opisuje tematycznie powiązany cykl artykułów opublikowanych na przestrzeni ostatnich 5 lat, które świadczą o znacznym wkładzie naukowym autora w reprezentowaną dyscyplinę nauk technicznych elektronikę. Publikacje te opisują projekty, badania i zastosowania wielokanałowych układów scalonych wykorzystywanych do odczytu hybrydowych detektorów pikselowych stosowanych w detekcji promieniowania X. Badania wykorzystujące promieniowanie X pozwalają na prężny rozwój takich dziedzin jak biologia, medycyna czy fizyka; posiadają też nieocenione znaczenie w zastosowaniach przemysłowych. Ze względu na różnorodność badań istnieje wiele metod obrazowania wykorzystujących promieniowanie X jak i różne sposoby jego detekcji. Dzisiaj, ze względów ekonomicznych, dostępności technologii oraz dużą czułość jednymi z najpopularniejszych są detektory półprzewodnikowe, np. krzemowe (zwłaszcza dla energii fotonów poniżej 20 kev), wykorzystywane w formie detektorów paskowych lub pikselowych. Hybrydowy detektor pikselowy jest połączeniem pikselowego sensora, będącego przetwornikiem wielkości fizycznej (energii fotonu) na wielkość elektryczną (impuls prądowy), z układem elektroniki odczytu sygnałów (impulsów prądowych patrz rysunek 2.1.1). Półprzewodnikowy sensor pikselowy jest dwuwymiarową matrycą spolaryzowanych zaporowo diod, w których wpadające fotony generują proporcjonalną do swojej energii liczbę par elektron-dziura. Nośniki te, w skutek różnicy potencjałów pomiędzy elektrodami, dryfują do elektrod indukując impulsy prądowe, rejestrowane przez układ elektroniki odczytu. Rozdzielenie funkcjonalności sensora i elektroniki odczytu pozwala na ich niezależną optymalizację i dobór materiału detektora stosowny do danej aplikacji. Jeżeli, dla przykładu, dla detekcji promieniowania X o energii 8 kev (badania materiałowe) wykorzystany zostanie detektor krzemowy o standardowej grubości 300 µm, będzie on praktycznie w 100 % efektywny (wszystkie wpadające do detektora fotony zdeponują swoją energię). Jednak ten sam Strona 8 / 41

9 detektor w zastosowaniach medycznych, przy użyciu promieniowania X o energii 60 kev pochłonie jedynie około 2 % fotonów (w tym przypadku należy zastosować detektor z innego materiału, np. GaAs, CdTe, CdZnTe). W hybrydowych detektorach pikselowych, w większości przypadków, każdy piksel detektora posiada niezależny tor elektroniki odczytu, stąd też wymagana jest pikselowa architektura wielokanałowego układu scalonego. Detektor łączony jest z układem elektroniki odczytu najczęściej techniką bump-bonding (przy pomocy metalowych kulek np. z indu, SnPb) lub inną techniką pozwalającą na trwałe, elektryczne i mechaniczne związanie metalowych pól kontaktowych obu układów. l Rf V V t t t Impuls Wejściowy Cf Zliczanie Impulsów Wzmacniacz Ładunkowy Układ Kształtujący Pomiar Analogowy Rysunek Schemat ideowy hybrydowego detektora pikselowego wraz z przykładowym, uproszczonym schematem pojedynczego kanału układu elektroniki odczytu (piksela). Systemy detekcyjne pracujące w trybie zliczania pojedynczych fotonów należy odróżnić od systemów detekcyjnych pracujących w trybie integracyjnym. W systemach pracujących w trybie integracyjnym (np. matryce CCD) można osiągać bardzo małe piksele (poniżej 30 x 30 µm 2 ), jednak wraz z sumowaniem w pikselu ładunków pochodzących od kolejnych impulsów następuje również sumowanie szumów w czasie akwizycji obrazu. W systemach pracujących w trybie zliczania pojedynczych fotonów (SPC z ang. Single Photon Counting), znanych od połowy lat 90 XX wieku, w każdym kanale (pikselu) następuje wzmocnienie, filtracja i zliczanie sygnałów przychodzących z detektora impuls po impulsie. Sposób akwizycji SPC pokazany jest na rysunku Strona 9 / 41

10 Rysunek Przetwarzanie kolejnych impulsów pochodzących z detektora w trybie zliczania pojedynczych fotonów z zastosowaniem dyskrymiantora (poziom napięcia dyskryminazji został zaznaczony niebieską linią na poziomie 0,5 V). Pomimo większego (niż w przypadku detektorów integracyjnych) rozmiaru piksela, niekwestionowanymi zaletami takich układów jest eliminacja szumów związanych z błędami określenia precyzyjnej liczby wpadających do detektora cząstek, praktycznie nieskończony zakres dynamiczny przy zastosowaniu odpowiedniego systemu odczytowego oraz możliwość pracy z fotonami należącymi do określonego okna energetycznego (pod warunkiem zastosowania dwóch dyskryminatorów). Te niekwestionowane zalety systemów odczytowych typu SPC są głównym powodem ich niesłabnącej popularności i tym samym są motorem napędowym ich ciągłego i niezwykle szybkiego rozwoju. Głównymi wymaganiami stawianymi przy projektowaniu wielokanałowych układów scalonych dla potrzeb hybrydowych detektorów pikselowych działających w trybie SPC są: - mała powierzchnia pojedynczego kanału (piksela) elektroniki odczytu (rozmiary pikseli są na poziomie 200 µm x 200 µm 55 µm x 55 µm), - niskie szumy toru elektroniki definiujące rozdzielczość energetyczną systemu, które powinny plasować się w okolicy 100 el. rms, - duża szybkość przetwarzania impulsów, która wpływa na akceptowalne natężenie wiązki promieniowania X preferowane są układy zliczające ok. 1 M impulsów na sekundę na piksel, - duża jednorodność (w odniesieniu do parametrów analogowych, takich jak np. wzmocnienie, rozrzut poziomów napięć stałych na wejściach dyskryminatorów, szumy itp.) wszystkich kanałów (pikseli) odczytowych, która w dużych układach jest niekwestionowanym priorytetem determinującym Strona 10 / 41

11 możliwość pracy z impulsami o niewielkiej amplitudzie lub pracy z dwoma progami dyskryminacji (z tzw. oknem energetycznym), - niewielki pobór mocy pojedynczego kanału (kilkadziesiąt µw), która nie wpływa korzystnie na ww. parametry, - mieszany, analogowo-cyfrowy charakter pojedynczego toru, co wiąże się z koniecznością minimalizowania przesłuchów z cyfrowej do analogowej części układu, szczególnie przy pracy w tzw. trybie ciągłym (lub ang. zero-dead time), w którym układ cały czas wysyła informacje do systemu nadrzędnego, jednocześnie przetwarzając impulsy wejściowe, - implementacja odpowiednich bloków umożliwiających testowanie i weryfikację układu. Optymalizacja układu scalonego ze względu na wszystkie wymienione parametry wymaga wypracowania kompromisów wobec przeciwstawnych wymagań, np. szumy elektronicznego toru odczytowego można minimalizować poprzez zwiększenie poboru mocy, ale jest ona ograniczona do < 50 µw/kanał. Z kolei minimalizacja szumów poprzez ograniczenie pasma toru odczytowego powoduje, że ograniczana jest maksymalna liczba impulsów, jaką pojedynczy kanał może przetworzyć w ciągu jednej sekundy. Mniejszy rozrzut parametrów analogowych (np. napięć stałych, wzmocnień, etc.) uzyskamy projektując duże piksele, jednak przez to rozdzielczość przestrzenna systemu detekcyjnego będzie niska. Wykorzystanie większego prądu polaryzującego kolejne stopnie poprawi wymienione parametry (szumy, jednorodność i szybkość), ale przy dziesiątkach tysięcy kanałów odczytowych wydzielana moc będzie zbyt duża, co wiąże się z koniecznością zastosowania wydajnych i kosztownych systemów chłodzenia. Wiele grup naukowych z całego świata (np. PSI, CERN, INFN, SLAC, FERMILAB, AGH) jak i firmy prowadzące działalność komercyjną w tym zakresie (np. Dectris, Rigaku, Panalytical) w ostatnich latach intensyfikują działania w kierunku udoskonalania nowoczesnych hybrydowych detektorów pikselowych pracujących w trybie zliczania pojedynczych fotonów. Naturalnym kierunkiem rozwoju jest zwiększanie funkcjonalności pojedynczego piksela przy zachowaniu jego niewielkich rozmiarów (dzisiejszym standardem jest już piksel 100 x 100 µm 2 i poniżej), co jest możliwe m.in. dzięki najnowszym, nanometrycznym technologiom produkcji jak i technologiom wertykalnej integracji układów scalonych (nazywanych również technologiami 3D). Omawiane w niniejszym autoreferacie wielokanałowe układy scalone są złożonymi, analogowo-cyfrowymi strukturami, zawierającymi od kilku do kilkudziesięciu milionów tranzystorów. Projekty tego typu układów wymagają dużych nakładów finansowych i są prowadzone przez duże zespoły projektantów, firmy lub konsorcja międzynarodowe (np. konsorcjum Medipix w Europejskim Centrum Badań Jądrowych CERN w Genewie). Lektura artykułów nt. hybrydowych detektorów pikselowych stosowanych w detekcji promieniowania X szczegółowo pokazuje kierunki ich rozwoju, mającego na celu przede wszystkim praktyczne zastosowania w rzeczywistym eksperymencie lub w urządzeniach komercyjnych, przy czym stawiane coraz wyższe wymagania wymuszają zarówno poprawę krytycznych parametrów pojedynczych kanałów (szumy, jednorodność, szybkość) jak również zwiększanie ich funkcjonalności. Obserwacje te potwierdza doświadczenie autora, który jest zaangażowany w projekty układów elektroniki odczytu dla detektorów pikselowych od zakończenia pracy doktorskiej. Dzisiaj uwaga większości grup badawczych z całego świata zwrócona jest w stronę kilku najważniejszych układów scalonych, których parametry stanowią state of the art i przedstawione są w tabeli I. Strona 11 / 41

12 TABELA I. Układy odczytowe dla detektorów pikselowych, uważane za jedne z najlepszych w świecie Nazwa układu scalonego Medipix 2 [3] Medipix 3RX [4] PIXI III [7] Pilatus 2 [8] XPAD3S [9] Eiger [10] PXD18k [H2] Technologia 250 nm 130 nm 160 nm 250 nm 250 nm 250 nm 180 nm 130 nm Powierzchnia układu [mm 2 ] 16.1x x Rozmiar matrycy 256x x Rozmiar piksela [m 2 ] 55x x Rozpraszana moc [W] 8* 9 * b.d Szumy [e rms] ** Rozrzuty poziomów napięć stałych [e rms] Dwa progi dyskryminacji Tak Tak Tak Nie Nie Nie Tak Tak Ilość liczników w pikselu 1 x15 bit 2 12 bit 2 x bit 1 12 bit 1 12 bit Pomiar ciągły Nie Tak Tak Nie Tak Tak Tak Tak 2 16 bit UFXC [C6] 2 14 bit Układy Medipix 2 oraz PIXIE III należą do układów stosunkowo wolnych, liczących maksymalnie kilkaset tysięcy impulsów na sekundę na piksel. Nieco szybszy jest układ Medipix 3RX (jest on poprawioną wersją układu Medipix 3 [5,6]), który jest najnowszym rozwiązaniem kolaboracji Medipix w CERNie. Ma on rozbudowaną funkcjonalność i w trybie sumującym (rozmiar piksela 110 x 110 µm 2 ) jego zadaniem jest eliminacja efektów podziału ładunku. Pozostałe układy zamieszczone w powyższej tabeli należą do klasy układów szybkich, zliczających powyżej 1 miliona impulsów na sekundę na pixel. Powszechnie używanym układem w badaniach na synchrotronach jest układ Pilatus 2, który posiada bardzo mały rozrzut poziomów napięć stałych na wejściach dyskryminatorów (zwanych często w literaturze anglojęzycznej jako threshold dispersion lub po prostu offsets), jednak stosunkowo duży rozmiar pojedynczego piksela (172 µm x 172 µm). Nową generację w klasie układów szybkich wyznaczają układy Eiger, PXD18k i UFXC, które posiadają rozmiary piksela 100 x 100 µm 2 i poniżej. Badania nad układami odczytu dla hybrydowych detektorów pikselowych w technologiach o rozmiarze charakterystycznym bramki poniżej 100 nm prowadzone są poprzez budowanie stosunkowo małych układów. Wśród istotnych rozwiązań należy wymieć prace w technologiach CMOS 90 nm [1,2], badania w technologii CMOS 65nm [11-14], oraz badania w technologiach jeszcze bardziej zaawansowanych, takich jak 3D [C1, H3] czy 40 nm [H7], w których prace habilitanta są pionierskimi. Mimo, że nowe technologie nanometryczne ukierunkowane są przede wszystkim na rozwój w elektronice cyfrowej, to, jak pokazują badania autora, można je z powodzeniem wykorzystać przy projektowaniu mieszanych, analogowo-cyfrowych układów scalonych dla potrzeb hybrydowych detektorów pikselowych, poprawiając ich parametry czy funkcjonalność. Autor prowadził pionierskie prace w zakresie rozwoju hybrydowych detektorów pikselowych w technologiach nanometrycznych i 3D dla potrzeb detekcji promieniowania X, wyniki których zostały przedstawione w cyklu powiązanych tematycznie publikacji obejmujących trzy obszary badań nad rozwojem hybrydowych detektorów pikselowych, mianowicie: Strona 12 / 41

13 Prace badawcze nad wykorzystaniem technologii wertykalnej integracji (omówione w podrozdziale 2.2), które doprowadziły do pomyślnego zaprojektowania, wykonania i przetestowania pierwszego na świecie hybrydowego detektora pikselowego pracującego w trybie zliczania pojedynczych fotonów, pokazując jednocześnie zalety takiego rozwiązania (niski poziom szumów, brak przesłuchów pomiędzy warstwą analogową i cyfrową, bardzo szybki odczyt, możliwość budowy detektorów edgeless). Prace badawcze w technologiach nanometrycznych (CMOS 40 nm - omówione w podrozdziale 2.3), które pokazały możliwość implementacji w tych technologiach bardzo złożonych algorytmów (takich jak np. algorytm C8P1 do eliminacji efektów podziału ładunku) na niewielkiej powierzchni piksela przy zachowaniu konkurencyjnych parametrów analogowych (niskie szumy, jednorodność parametrów analogowych osiągnięto dzięki wspomaganiu blokami cyfrowymi). Prace w technologii CMOS 40nm poprzedzone były intensywnymi symulacjami Monte Carlo nad wypracowaniem efektywnych algorytmów do minimalizacji efektów podziału ładunku z uwzględnieniem realistycznych wartości szumów i niedoskonałości technologii VLSI. Prace badawcze nad detektorami do zastosowań komercyjnych (omówione w podrozdziale 2.4), które w konsekwencji przyniosły opracowanie systemowe (sprzętowe) oraz programowe dla szybkiej i precyzyjnej korekcji poziomów stałych na wejściach dyskryminatorów, które zostało zastosowane w dużym układzie scalonym, a później zostało wykorzystane w dużej kamerze obejmującej prawie pikseli i sprzedawanej na całym świecie przez japońską firmę Rigaku Corporation, do zastosowań komercyjnych. Prace te dały również impuls do opracowania i zaimplementowania w nowej generacji dużych i szybkich (układ UFXC) układów scalonych nowatorskiego, wielopoziomowego systemu korekcji rozrzutu poziomów stałych i wzmocnień, uzyskując bardzo dobrą jednorodność poziomów napięć stałych na wejściach dyskryminatorów w całej matrycy pikseli (pomimo niewielkiego rozmiaru piksela 75 µm x 75 µm). Treść autoreferatu podsumowuje indywidualny wkład autora w omawianą gałąź elektroniki, w szczególności opisuje rzeczy nowe wskazując na rozwiązania trudnych problemów. Ponadto przedstawia udział autora w pracach prowadzonych wspólnie przez międzynarodowe grupy badawcze. Strona 13 / 41

14 2.2. Prace badawcze nad wykorzystaniem technologii wertykalnej integracji C1. G. W. Deptuch, M. Trimpl, R. Yarema, D. P. Siddons, G. Carini, P. Grybos, R. Szczygiel, M. Kachel, P. Kmon, P. Maj: VIPIC IC - Design and Test Aspects of the 3D Pixel Chip, Nuclear Science Symposium Conference Record (NSS/MIC), 2010 IEEE, 2010, Page(s): , DOI: /NSSMIC C2. P. Maj, G.Carini, G. Deptuch, P. Grybos, P. Kmon, D. P. Siddons, R. Szczygiel, M. Trimpl, R. Yarema: Tests of the First Three-Dimensionally Integrated Chip for Photon Science, Proceedings of Science, PoS Vertex 2012, The 21 st International Workshop on Vertex Detectors, September 2012, Jeju, Korea C3. P. Maj: FPGA based extension to the multichannel pixel readout ASIC, Nuclear Science Symposium Conference Record (NSS/MIC), 2013 IEEE, Oct. 27 Nov. 2, Page(s): 1 4, /NSSMIC H3. Deptuch, G.W. ; Carini, G. ; Grybos, P. ; Kmon, P. ; Maj, P. ; Trimpl, M. ; Siddons, D.P. ; Szczygiel, R.; Yarema, R.: Design and Tests of the Vertically Integrated Photon Imaging Chip,, IEEE Transactions on Nuclear Science, Volume: 61, Issue: 1, Part: 3, 2014, Page(s): , DOI: /TNS H6. Deptuch, G.W. ; Carini, G. ; Collier, T. ; Grybos, P. ; Kmon, P. ; Lipton, R. ; Maj, P. ; Siddons, D.P. ; Szczygiel, R. ; Yarema, R. Results of Tests of Three-Dimensionally Integrated Chips Bonded to Sensors, IEEE Transactions on Nuclear Science, Volume: 62, Issue: 1, Part: 2, 2015, Pages: , DOI: /TNS Od momentu pojawienia się pierwszych pikselowych detektorów hybrydowych zauważalna jest potrzeba ciągłego zwiększania zakresu funkcjonalności i zmniejszania rozmiarów pikseli układów odczytowych. Potencjalnie interesujące są w tym zakresie nowe technologie, pozwalające na łączenie ze sobą wertykalnie układów scalonych tworząc tzw. układy scalone 3D. W związku z tym autor wystosował do Narodowego Centrum Nauki (konkurs OPUS) wniosek o finansowanie i pozyskał środki na realizację projektu pt. Wielokanałowe mieszane układy scalone typu 3D w technologiach submikronowych do odczytu dwuwymiarowych detektorów półprzewodnikowych. W ramach projektu nawiązano współpracę z Brookhaven National Laboratory (BNL) oraz Fermi National Laboratory (Fermilab lub FNAL). Celem utworzonej kolaboracji było wspólne wykonanie projektu układu scalonego w technologii 3D pracującego w trybie zliczania pojedynczych fotonów do zastosowania w systemie pomiarowym na synchrotronie, oraz wykonanie zaawansowanych testów weryfikujących zarówno dobór architektury jak i jakość niewykorzystywanej dotąd technologii wertykalnej integracji dla budowy hybrydowych detektorów pikselowych. Fermilab zorganizował w roku 2009 pierwszą wieloprojektową serię produkcyjną (MPW z ang. Mutli Project Wafer) układów w technologii 3D, bazującą na w pełni komercyjnym procesie CMOS o wymiarze charakterystycznym bramki L=130nm (w produkcji MPW wzięło udział kilkanaście doświadczonych zespołów badawczych z sześciu państw). Warstwy układów scalonych były łączone techniką fusion-bonding, a elementami pozwalającymi na przekazanie informacji lub sygnału na drugą stronę każdej warstwy są tzw. TSV (ang. Through Silicon Vias) o średnicy 1.3 μm, głębokości 6 μm z minimalnymi odstępami 3.8 μm (ze względu na małą głębokość TSV układy scalone należy Strona 14 / 41

15 ścienić przed łączeniem ze sobą). W ramach pozyskanych środków (z AGH i Fermilab) zaprojektowano i wykonano w technologii CMOS 130 nm Chartered Semiconductor (firma obecnie należy do GLOBALFOUNDRIES) układ scalony o nazwie VIPIC (ang. Vertically Integrated Pixel Imaging Chip, zwany również VIPIC1). Zakładał on wertykalną integrację dwóch warstw układu scalonego, których funkcjonalność została odpowiednio podzielona na część analogową o architekturze pikselowej i cyfrową o architekturze pikselowej. Dodatkowo do części analogowej podłączony jest detektor krzemowy, natomiast część cyfrowa podłączona jest do PCB jak pokazano na rysunku Sygnał z piksela detektora przekazywany jest do warstwy analogowej, a następnie po przetworzeniu do piksela w części cyfrowej. Ponadto układ miał umożliwiać budowę detektorów wielkopowierzchniowych, w których pojedyncze układy (jak z rys ) układane są obok siebie z możliwie minimalnym obszarem martwym. Takie wymaganie uniemożliwia zastosowanie bogatych funkcjonalnie bloków peryferyjnych, które zostały już na etapie projektu wykluczone i przeniesione do późniejszej implementacji w układzie FPGA [C3]. Rysunek Schemat ideowy układu VIPIC zawierającego dwie warstwy analogową i cyfrową, połączone z jednej strony z detektorem i z drugiej strony z płytką obwodów drukowanych bez użycia połączeń przewodowych [H3]. W projekcie grupa z Fermilab odpowiedzialna była za przygotowanie topologii układu VIPIC oraz za projekt jego warstwy cyfrowej. Grupa z AGH w Krakowie, kierowana przez autora wniosku, odpowiedzialna była za zaprojektowanie warstwy analogowej układu scalonego, zaprojektowanie w FPGA układów logicznych związanych z odczytem, przygotowanie oprogramowania i budowę systemu do testów układu VIPIC w warunkach laboratoryjnych, włączając w to testy przy użyciu źródeł promieniowania X, jak również przygotowanie rzeczywistego eksperymentu przy użyciu próbek referencyjnych koloidów nano-cząsteczek na koherentnej wiązce promieniowania X na synchrotronie. Za projekt i wykonanie krzemowego detektora pikselowego o grubości 500 µm odpowiedzialna była grupa z BNL. Autor wniosku kierował projektem układu VIPIC ze strony AGH, w trakcie trwania w/w grantu NCN w latach , jak i po jego zakończeniu w latach kierował dalszą współpracą grupy z laboratoriami z USA. W ramach prac projektowych analogowej części układu scalonego autor wniosku zaproponował architekturę pojedynczego piksela [C1, H3] biorąc pod uwagę zarówno szereg aspektów związanych z odpornością na przesłuchy od warstwy cyfrowej (minimalizacja przesłuchów miała być jedną Strona 15 / 41

16 z istotnych korzyści wynikających z podziału funkcjonalności analogowej i cyfrowej na dwie osobne warstwy), minimalizację szumów i redukcję efektów niedopasowania, jak również możliwości weryfikacji poprawności wykonania całego układu 3D. Zaproponowany przez autora schemat analogowej części pojedynczego kanału układu VIPIC pokazany jest na rysunku Zaproponowane przez autora zastosowanie dwóch przedwzmacniaczy ładunkowych CSA i CSA_REF (ang. Charge Sensitive Amplifiers) i możliwości ustawieniach ich do pracy w trybie różnicowym lub single-ended (DIF_SING) umożliwia weryfikację odporności części analogowej na przesłuchy z pracującej warstwy cyfrowej. Jeżeli badania wykażą brak przesłuchów, wyłączenie gałęzi CSA_REF pozwoli na efektywne zmniejszenie wartości szumów. Zaproponowane przez autora wykorzystanie regulowanej rezystancji w sprzężeniu zwrotnym CSA wraz z możliwością jej korekcji w każdym pikselu indywidualnie pozwala na optymalizację szumową. Sygnał z wyjścia CSA jest wzmacniany na dwóch stopniach AMPI i AMPII połączonych poprzez sprzężenie AC, co wraz z zastosowaniem układów korekcji pozwala na minimalizację rozrzutu poziomów napięć stałych na wejściu dyskryminatorów. Propozycja autora wprowadzenia dodatkowych liczników w warstwie cyfrowej połączeniu ze skanowaniem progów dyskryminacji umożliwiło eksperymentalne wyznaczanie takich parametrów analogowych jak wzmocnienie, szumy czy też rozrzut poziomów napięć stałych na wejściu dyskryminatorów. Rysunek Uproszczony schemat analogowej części piksela układu scalonego VIPIC [C1]. Przeprowadzone symulacje Monte Carlo pozwoliły na określenie zakresu i rozdzielczości użytych przetworników korekcyjnych (TRIM DAC). Zastosowano 7-bitowe przetworniki do korygowania progu dyskryminacji oraz 3-bitowe przetworniki do korygowania stałej czasowej w sprzężeniu zwrotnym wzmacniacza ładunkowego przy zachowaniu możliwości globalnej kontroli zakresu tych przetworników. Za projekt warstwy cyfrowej odpowiadała grupa z Fermilab. Wykorzystanie technologii 130nm pozwoliło na implementację w wydzielonej części cyfrowej enkodera priorytetowego realizującego Strona 16 / 41

17 sprzętowo wybór obszaru zainteresowania jak również wskazanie aktywnych pikseli, co dla stosowanych aplikacji jest bardzo efektywnym sposobem kompresji danych dającym krótkie czasy odczytu matrycy pikseli. Część cyfrowa została zaprojektowana tak, aby mogła wysyłać obrazy z częstością ramek na sekundę przy średniej intensywności 3.8x10 8 fotonów/cm 2 /s (tak, aby układ mógł pracować w rzeczywistym eksperymencie korelacji spektroskopowej fotonów promieniowania X). Warstwa cyfrowa została podzielona na 16 grup pikseli, którym zostały przydzielone indywidualne wyjścia w standardzie LVDS mogące pracować z częstotliwością przynajmniej 100 MHz. Każdy piksel zawiera dwa 5-bitowe liczniki wykorzystywane do rejestracji z zerowym czasem martwym (każdy przychodzący foton jest rejestrowany). Plan masek układu scalonego VIPIC został zbudowany przy wykorzystaniu 6 warstw metali na każdej warstwie. Warstwy najwyżej położonych metali (MET 6) wykorzystane są wyłącznie do połączeń pomiędzy warstwami. Metale 1 i 2 wykorzystane są do lokalnych połączeń wewnątrz piksela, linie zasilania i sygnały globalne (pomiędzy pikselami) prowadzone są przy wykorzystaniu warstw metali 3, 4 i 5. Projekt został wykonany w sposób umożliwiający połączenie zasilania z obu stron układu, więc zasilania są przenoszone pomiędzy warstwami analogową i cyfrową. W każdym pikselu występuje ponad 50 połączeń pomiędzy warstwami, czyli 204 tys. połączeń pomiędzy warstwami w całym układzie. Wszystkie połączenia pomiędzy warstwami zostały zdublowane, aby zwiększyć uzysk (podobnie zdublowane zostały połączenia pomiędzy warstwą analogową a detektorem). Plan masek pojedynczego piksela pokazany jest na rysunku Każdy piksel zawiera około 280 tranzystorów w części analogowej i około 1400 tranzystorów w części cyfrowej. Całkowite wymiary układu to 5,6 mm x 6,3 mm. Rysunek Plan masek pojedynczego piksela układu scalonego VIPIC: (a) warstwa analogowa, gdzie 1. CSA + CSAREF, 2. AMPI, 3 zmiennoprądowe sprzężenie pomiędzy AMPI i AMPII, 4 - AMPII, 5 dyskryminator, 6 przetworniki korekcyjne, (b) warstwa cyfrowa [C1] Po zaimplementowaniu proponowanych rozwiązań i wyprodukowaniu układu scalonego autor był odpowiedzialny za jego uruchomienie i wykazanie, że opracowany prototyp ma parametry wystarczające do jego zastosowania w eksperymentach synchrotronowych, co dowodzi możliwości stosowania technologii 3D w tych aplikacjach. W związku z tym autor samodzielnie [C2, C3] przygotował system pozwalający na wykonanie pierwszych testów. W związku z brakiem rozbudowanych obwodów peryferyjnych funkcjonalność cyfrową układu VIPIC należało rozszerzyć Strona 17 / 41

18 przez implementację dedykowanego oprogramowania w układzie FPGA (rys ). a. b. Rysunek a) układ VIPIC (zwany również VIPIC1), b) układ VIPIC w systemie pomiarowym, c) schemat oprogramowania testowego pracującego w systemie [C2, C3] Autor został zaproszony do przedstawienia pierwszych wyników wskazujących na przydatność technologii trójwymiarowej integracji do budowy hybrydowych detektorów pikselowych na konferencji VERTEX 2012 w Korei [C2]. W lecie 2013 autor pracował w Fermilab, gdzie opracował plan weryfikacji układu pod kątem przyjętych założeń projektowych. Doprecyzował plan testów oraz sposób pomiaru kolejnych parametrów i dla tego celu samodzielnie zbudował nowy system testowy wykorzystujący modułową platformę PXI wraz z kontrolerem pracującym pod kontrolą systemu Windows oraz przyrządy modułowe National Instruments, wliczając w to karty Flex RIO i wielokanałowe moduły we/wy oraz inne karty systemowe. Autor odpowiedzialny był za zestawienie systemu oraz budowę odpowiedniego oprogramowania tak dla Windows jak i dla układu logicznego uzupełniającego funkcjonalność układu VIPIC. Zaprojektowany i napisany przez autora program dla FPGA realizuje szereg zadań niezbędnych do: c. wpisania konfiguracji układu oraz odczytu danych z szybkością 100 Mb/s, pracy ciągłej w trybie obrazowania, z wykorzystaniem 32-bitowych liczników w każdym kanale; strumień danych wysyłany jest z szybkością 1.6 Gb/s do pamięci RAM systemu nadrzędnego, generacji dla kolejnych ramek znaczników czasowych zależnych od sygnału wyzwalającego lub Strona 18 / 41

19 zegara wewnętrznego z rozdzielczością 10ns, wyzwalania zewnętrznym sygnałem o okresie równym 153 ns (z rozdzielczością 10ns) w zgodności z parametrami czasowymi synchrotronu w celu uzyskania synchronizacji w eksperymencie, umożliwienia pracy asynchronicznej, w której liczba ramek na sekundę zależy od aktualnej liczby wygenerowanych zdarzeń (rejestracja zawsze wszystkich zdarzeń z maksymalną możliwą, ale zmienną ilością ramek na sekundę). Autor miał dominujący wkład w testowanie układu scalonego w projekcie układu VIPIC. Wyniki testów opisano szczegółowo w kolejnych pracach [C2, H3, H6]. Między innymi autor odpowiedzialny był za metodykę przeprowadzanych testów, sposób ekstrakcji parametrów układu z danych pomiarowych oraz samodzielnie przeprowadził szereg testów układu VIPIC szczególnie w początkowej fazie projektu. Między innymi autor wykonał: Testy bloków cyfrowych dla różnych napięć zasilających i szybkości pracy, w tym: zapis / odczyt rejestrów konfiguracyjnych, test układu sparsyfikacji (eliminacji pustych danych z odczytu) wraz z ustawianiem wzorów dla obszarów zainteresowania (zawsze aktywny) lub odczytu jedynie aktywnych kanałów w celu weryfikacji poprawności działania systemu (rysunek i rysunek 2.2.6), testy zachowania układu przy wysyłaniu danych z liczby kanałów mniejszej niż liczba zdarzeń dla zwiększenia liczby czytanych ramek na sekundę (niezbędne dla przeprowadzania eksperymentów XPCS), testy przenoszenia zdarzeń pomiędzy ramkami z generowanym asynchronicznie impulsem kalibracyjnym, Rysunek Zrekonstruowany obraz zaprogramowanej maski dla ustawienia bitów set i reset, przy a) wyłączonej części analogowej i b) włączonej części analogowej oraz ustawienia dyskryminatora umożliwiającego rejestrowanie zliczeń szumowych [H3]. Strona 19 / 41

20 Rysunek Adresy pikseli odczytywanych podczas skanowania progiem dyskryminacji wraz z wartościami liczników w pikselach [H3]. Eksperymentalne badanie parametrów bloków analogowych układu bez / z detektorem: badanie jednorodności poziomów napięć stałych, wzmocnień i szumów (rys ) dla różnej konfiguracji kanałów odczytowych (posiadających pola kontaktowe, nie posiadających pól kontaktowych, podłączonych do sensora metodą bump bonding oraz podłączonych do detektora metodą fusion bonding), Badanie wpływu prądów polaryzujących na pracę układu i określanie optimum jego konfiguracji, Wykonanie pierwszych radiogramów z promieniowaniem X (rys ), testy jednoczesności zdarzeń układu (wpadający elektron o dużej energii generuje impulsy wzdłuż swojej drogi w jednej chwili w wielu pikselach) i możliwości przeciekania zdarzeń pomiędzy kolejnymi ramkami przy szybkościach przekraczających 6 Mfps. Rysunek Histogram szumów ENC (ang. Equivalent Noise Charge) otrzymany dla pikseli z wejściami niepodłączonymi do detektora oraz dla pikseli podłączonych do detektora techniką bump-bonding [H6]. Strona 20 / 41

21 a. b. Rysunek a) Układ VIPIC (VIPIC1) z podłączonym detektorem testowym, b) Przykład pierwszego radiogramu [H6]. Testy potwierdziły poprawną pracę układu enkodera priorytetowego oraz poprawną komunikację pomiędzy warstwami [C2]. Ponadto wyniki pomiarów pokazują słuszność koncepcji zastosowania w projekcie warstwy analogowej dwóch wzmacniaczy (AMPI i AMPII ze sprzężeniem AC). Pokazano również brak przesłuchów poprzez testy w trybie różnicowym i single-ended. Koncepcja zastosowania regulowanej rezystancji w sprzężeniu zwrotnym pozwoliła na takie eksperymelntalne ustawienie punktu pracy CSA, które zaowocowało bardzo niskimi szumami w układzie VIPIC, plasując go pod tym względem wśród najlepszych rozwiązań dla hybrydowych detektorów pikselowych pracujących w trybie zliczania pojedynczych fotonów (rys ). Nałożone przez wybór docelowego eksperymentu wymagania funkcjonalności układu, do których zaliczyć można m.in. pracę z fotonami o energii 8 kev, niski pobór mocy, odczyt z szybkością przynajmniej ramek na sekundę z całej matrycy przy jak najmniejszych rozmiarach pikseli, pozwoliły w pełni zbadać i wykorzystać możliwości technologii 3D. Omawiany układ VIPIC jest pierwszym na świecie, w pełni działającym układem scalonym w technologii 3D zastosowanym w budowie hybrydowego detektora pikselowego. Łączone warstwy zawierały 4096 pikseli, z których każdy piksel zawierał 50 połączeń pomiędzy warstwami komunikacja pomiędzy warstwami została sprawdzona i potwierdzona, tym samym autor potwierdził możliwość zastosowania technologii 3D do budowy hybrydowych detektorów pikselowych. Zademonstrowanie możliwości użycia technologii 3D do budowy hybrydowych detektorów pikselowych promieniowania X określiło nowy kierunek ich rozwoju. Skutkiem wykazanych publikacji oraz osiągnięć całej kolaboracji jest otrzymanie przez Fermilab i BNL funduszy na budowę kamery bazującej na obecnej architekturze układu VIPIC, do zastosowania na synchrotronie w eksperymencie XPCS. Współpraca pomiędzy grupą mikroelektroniczną Katedry Metrologii i Elektroniki AGH, Fermilab i BNL jest kontynuowana. Ponadto w najbliższym czasie spodziewany jest wzrost liczby projektów wykorzystujących wertykalną integrację układów m.in. dzięki badaniom habilitanta. Podsumowanie prac autora nad wykorzystaniem technologii wertykalnej integracji Jako osoba odpowiedzialna za projekt ze strony polskiej autor: Strona 21 / 41

22 opracował wniosek o przyznanie grantu (jako kierownik) i pozyskał finansowanie z NCN na realizację projektu ze strony polskiej, kierował projektem układu VIPIC ze strony AGH, również po zakończeniu grantu NCN w latach , był odpowiedzialny i za koncepcję architektury układu w części analogowej i jej opracowanie w części weryfikacji przesłuchów od warstwy cyfrowej, optymalizację szumowa, sposób minimalizacji rozrzutów poziomów stałych [C1, H3], opracował architekturę układu VIPIC z punktu testowalności bloków analogowych [C1, H3], opracował i przygotował platformę uruchomieniową dla układu VIPIC [C2], uruchamiał, testował i optymalizował działanie układ scalonego [C3, H3 i H6] - dominujący wkład w testowanie układu scalonego VIPIC w całym projekcie. Projekt VIPIC, ze względu na pionierski charakter stosowanych technologii był znacząco rozciągnięty czasowo (okres ) i pochłonął nakłady finansowe przekraczające 1 mln USD (materiały i nakład pracy). Strona 22 / 41

23 2.3. Prace badawcze w technologiach nanometrycznych: H1. P. Maj, A. Baumbaugh, G. Deptuch, P. Grybos and R. Szczygiel: Algorithms for minimization of charge sharing effects in a hybrid pixel detector taking into account hardware limitations in deep submicron technology Journal of Instrumentation Volume 7 December 2012; JINST 7 C12020 doi: / /7/12/c12020 C4. Piotr Maj, Aleksandra Drozd, Robert Szczygieł, Paweł Gryboś: FPGA Simulations of Charge Sharing Effect Compensation Algorithms for Implementation in Deep Sub-micron Technologies, Computer Modelling and Simulation (UKSim), 2013 UKSim 15th International Conference on, April 2013, Pages , doi: /UKSim H5. P. Maj, R. Szczygieł, P. Gryboś, T. Taguchi and Y. Nakaye: Comparison of the charge sharing effect in two hybrid pixel detectors of different thickness, Journal of Instrumentation Volume 10 February 2015, pp.1-6, C02006, doi: / /10/02/C H7. P. Maj, P. Grybos, R. Szczygiel, P. Kmon, R. Kłeczek, A. Drozd, P. Otfinowski, G. Deptuch: Measurements of Matching and Noise Performance of a Prototype Readout Chip in 40 nm CMOS Process for Hybrid Pixel Detectors IEEE Transactions on Nuclear Science, Vol. 62, Issue: 1, Part: 2, 2015, pp: , DOI: /TNS Autor zajmował się badaniami nad mieszanymi układami scalonymi w nanometrycznej technologii CMOS 40nm. Celem badań, podobnie jak w przypadku technologii integracji wertykalnej, było sprawdzenie możliwości i zalet zastosowania tak zaawansowanej technologii dla hybrydowych detektorów pikselowych. O ile w przypadku układów 3D zwiększanie funkcjonalności związane było z dodawaniem kolejnych warstw, w przypadku technologii CMOS 40nm było to wykorzystanie bardzo dużej gęstości upakowania tej technologii. Problemem, z jakim zmierzył się autor był efekt podziału ładunku, który występuje, jeżeli wpadający do detektora foton deponuje swoją energię w obszarze pomiędzy kanałami odczytowymi (rys ). Wówczas, wygenerowany ładunek dzielony jest pomiędzy sąsiednie piksele. Rysunek Efekt podziału ładunku w hybrydowym detektorze pikselowym: foton A wpada do detektora deponując swoją energię blisko środka piksela i wygenerowany ładunek w całości zostaje odczytany przez jeden kanał odczytowy, foton B wpada do detektora w obszarze pomiędzy dwoma pikselami i wygenerowany ładunek zostaje podzielony pomiędzy dwa kanały [C4]. Strona 23 / 41

24 Podział ładunku jest źródłem kilku rodzajów błędów, m.in.: błędu pomiaru energii wpadającego do detektora fotonu, błędu pomiaru liczby wpadających do detektora fotonów (jeżeli próg dyskryminacji ustawiony będzie za wysoko fotony będą gubione, jeżeli za nisko dodawane będą fałszywe zliczenia, błędu pomiaru precyzyjnego czasu przyjścia fotonu o danej energii, gdyż przy podziale ładunku zarejestrowany w pikselu elektroniki odczytu impuls będzie miał mniejszą amplitudę, tym samym dłuższy czas narastania, a czas określony przez przekroczenie progu dyskryminacji będzie inny (tzw. efekt wędrowania), błędu określenia miejsca zdarzenia foton może zostać, na skutek oddziaływania szumu, przypisany do niewłaściwego piksela. Autor zmierzył się z problemem eliminacji negatywnych skutków efektu podziału ładunku w związku z udziałem w projekcie Narodowego Centrum Nauki (konkurs OPUS) pt. Pomiary amplitudy impulsów dla cyfrowego obrazowania promieniowania X z wykorzystaniem pikselowych układów odczytowych ASIC w nanometrycznych technologiach CMOS, którego był głównym wykonawcą. Efekt podziału ładunku jest znanym ograniczeniem, przede wszystkim dla układów posiadających małe rozmiary pikseli, które z kolei są pożądane dla osiągnięcia wysokiej przestrzennej zdolności rozdzielczej systemów detekcyjnych. Mając na uwadze przyszłe projekty kolaboracji utworzonej dla celów projektu układu VIPIC, oraz potencjalnie możliwość wykorzystania opracowanego rozwiązania w kolejnych wersjach układu integrowanego wertykalnie, prace koncepcyjne nt. eliminacji efektu podziału ładunku prowadzone były we współpracy z Fermilab. Pierwszym celem projektu i jednocześnie zadaniem autora było opracowanie algorytmu eliminującego błędy spowodowane efektem podziału ładunku i skutkujące błędami pomiaru amplitudy impulsów jak i nieoznaczonością miejsca uderzenia fotonu w detektor. Zadaniem autora było opracowanie algorytmów możliwych do implementacji wewnątrz układu scalonego i ich symulacje. Symulacje miały na celu oszacowanie wrażliwości opracowanych algorytmów na rozrzut określonych parametrów, tj. szumów, wzmocnień, poziomów napięć stałych na wejściach dyskryminatorów i komparatorów w zadanym zakresie, który dobrany był na podstawie parametrów rzeczywistych układów scalonych. Autor przeprowadził systematyczne symulacje Monte Carlo dwóch potencjalnie atrakcyjnych rozwiązań: C8P1 oraz Pattern Recognition [H1, C4] wskazując na wyższość pierwszego rozwiązania ze względu na większy akceptowalny poziom szumów. Wyznaczył też symulacyjnie warunki odporności algorytmu na odpowiedni poziom szumów oraz rozrzutów parametrów (rys ). Strona 24 / 41

25 a. Rysunek a. Zasada działania algorytmu C8P1: w pierwszej fazie ładunek cząstkowy (oznaczony w kolorze czerwonym) jest sumowany (kolor niebieski), w drugiej fazie ładunki cząstkowe są porównywane z 8 sąsiednimi pikselami [H1], b. przykładowy wyniki wielowymiarowej symulacji wykonanych w FPGA pokazujący odporność algorytmu na różny poziom szumów (pixel noise) oraz ustawienie dla węzła sumującego progu dyskryminacji (threshold [C4]). Ze względu na bardzo dużą liczbę symulacji niezbędnych dla ostatecznej weryfikacji algorytmu oraz dużą liczbę powtórzeń z uwzględnieniem drobnych zmian, obliczenia wykonywane na komputerze PC były bardzo czasochłonne nawet przy wykorzystaniu bardzo szybkich procesorów. Dla przyspieszenia obliczeń autor wniosku zaproponował przeniesienie symulacji Monte Carlo algorytmu C8P1 do układu FPGA. Zdefiniował przy tym zakres symulacji oraz pojedyncze zdarzenie podlegające losowym rozrzutom kolejnych parametrów, zaprojektował architekturę programu w FPGA pozwalającą na równoległe wykonywanie wszystkich możliwych kroków. Autor napisał kod programu dla FPGA w zakresie generowania rozrzutów parametrów, asynchronicznej komunikacji niezależnych wątków oraz nadzorował kod pozostałej części. Jak pokazał w pracy [C4], symulacje udało mu się przyspieszyć 4000 razy. Wykorzystując oprogramowanie autor wykonał wielowymiarowe symulacje pozwalające ostatecznie stwierdzić poprawność założeń dla późniejszej implementacji w układzie scalonym. Dla ostatecznej weryfikacji poprawności przeprowadzonych symulacji autor zaproponował i wykonał pomiary efektu podziału ładunku na synchrotronie Spring-8 w Japonii [H5]. Wykorzystał do tego celu mikro-wiązkę oraz mikroszczelinę wraz z precyzyjnym pozycjonowaniem detektora. Badania pokazały różnice w rozmiarze generowanej chmury ładunku w detektorze o różnej grubości. Potwierdziły też słuszność przyjętych założeń symulacyjnych. Wybrany na drodze symulacji algorytm C8P1 (który sumuje ładunek z sąsiednich pikseli oraz dokonuje porównania sygnałów cząstkowych danego piksela z jego 8 sąsiadami w czasie rzeczywistym) wymagał implementacji w układzie scalonym wraz z założeniem odpowiednich parametrów przetwarzania. Architektura pojedynczego kanału omawianego prototypu jest podobna do poprzednio konstruowanych układów scalonych zawierających wzmacniacz ładunkowy, moduł filtrów, dyskryminator oraz licznik w części cyfrowej, które należało przeprojektować dla potrzeb technologii CMOS 40nm. Dodatkowo, dla realizacji algorytmu C8P1 funkcjonalność ta musiała zostać mocno powiększona. Dostosowanie standardowej architektury do warunków poprawnej pracy b. Strona 25 / 41

26 algorytmu C8P1 było rolą autora. Zaproponował on m.in. (patrz rysunek 2.3.3): metodę sumowania ładunku z wykorzystaniem sprzężenia AC, wykorzystanie dwóch układów kształtujących: szybkiego do sumowania sygnałów i wypracowania lokalnego sygnału wyzwalającego operację porównania) oraz wolnego służącego do porównywania sygnałów z sąsiednich pikseli. koncepcję korygowanego wzmocnienia przedwzmacniacza CSA dla minimalizacji rozrzutu amplitudy impulsu podczas sumowania ładunku, koncepcję korygowanego wzmocnienia układu kształtującego wolnego dla minimalizacji rozrzutu amplitudy impulsu przy porównaniu przez komparatory, zakresy korekcji rozrzutu napięć na wejściu dyskryminatorów (TrimDAC-1 i TrimDAC-2) wykorzystanie kontrolowanej rezystancji w sprzężeniu zwrotnym dla umożliwienia optymalizacji szumów (minimalizacji szumów dla zadanej szybkości pracy układu). Ponadto autor wykonał projekt (na poziomie schematu i planu masek) połączeń między-pikselowych w części analogowej dla przekazania impulsów z CSA do 4 sąsiadów i cyfrowej dla przekazania informacji z wyjść komparatorów do odpowiednich pikseli, oraz symulacje weryfikacyjne projektu całości układu pod kątem poprawności działania w trybie C8P1. a. b. Rysunek a) Uproszczony schemat pojedynczego kanału i b) zdjęcie układu scalonego w technologii CMOS 40nm [H7]. Implementacja w układzie scalonym wyłącznie funkcjonalności niezbędnej dla poprawnego zadziałania układu w trybie C8P1 jest bardzo ryzykowna z dwóch powodów: 1. Funkcjonalność układu jest bardzo złożona, zarówno pod kątem pojedynczego kanału jak Strona 26 / 41

27 i całego układu, w którym piksele łączą się ze sobą, stąd ryzyko błędu w implementacji jest duże, 2. Dla realizacji tak skomplikowanej funkcjonalności wybrana została nowa technologia CMOS 40nm i jest to pierwsza realizacja znana w literaturze dla potrzeb hybrydowych detektorów pikselowych w tak zaawansowanej technologii. Z uwagi na powyższe, jeszcze na etapie prototypu autor zaproponował szereg bloków wspierających możliwości weryfikacji układu. Projektowane bloki miały umożliwić testowanie układu pracującego w trybie C8P1 jak i w trybie zwykłego obrazowania również bez udziału fotonów promieniowania X. Dla realizacji tej funkcjonalności autor zaproponował dedykowany, układ generowania impulsów wejściowych pozwalający na wybór jednej z 4 możliwych amplitud w dokładnie tym samym czasie, w każdym pikselu niezależnie (podobnie jak dzielony jest ładunek w detektorze). Dodatkowo, dodanie multipleksera analogowego dającego możliwość wyboru sygnału kierowanego do jednego z dwóch dyskryminatorów, pozwala na testowanie niezależnie kolejnych bloków formowania sygnału. Możliwości testowania komparatorów zawierających funkcjonalność autozerowania zrealizowana jest przez implementację w części cyfrowej 4 trybów wyboru (w każdym pikselu niezależnie) źródła impulsów powodujących inkrementowanie liczników: trybu C8P1, w którym działanie algorytmu definiuje czy liczniki danego piksela są inkrementowane niezależnie przez oba dyskryminatory, standardowego trybu obrazowania, w którym liczniki reagują niezależnie na wyjścia obu dyskryminatorów, dwóch trybów testowych, w których komparatory powodują inkrementowanie liczników. Dla efektywnego testowania pracy układu w trybie C8P1 z promieniowaniem X autor zaproponował możliwość wyłączania układu wzmacniacza ładunkowego przez umieszczenie dodatkowych kluczy wyłączających CSA, jak również wejścia węzłów sumujących. Dla wykonanego w technologii CMOS 40nm układu scalonego autor przygotował niezbędne oprogramowanie kontrolno-pomiarowe wykorzystujące modułową platformę PXI firmy National Instruments wyposażoną w modułowy generator/analizator sygnałów logicznych w standardzie LVDS (NI PXI 6562) wspierany dodatkowymi, modułowymi urządzeniami, tj. wielofunkcyjną kartą pomiarową (NI PXIe 6259) dla ustawiania poziomów napięć dyskryminacji, 24-bitowym multimetrem (NI PXIe 1440) dla pomiarów prądów polaryzujących kolejne bloki analogowe. Zbudowane oprogramowanie pozwala na przeprowadzanie niezbędnych testów dowodzących poprawnej pracy układu i pozwala m.in. na: testy części cyfrowej (testy głównego rejestru przesuwnego i testy liczników), ustawianie konfiguracji bloków analogowych do pracy w danym trybie, pomiary widm całkowych i określanie na ich podstawie podstawowych parametrów takich jak szumy, wzmocnienia, poziomy napięć stałych na wejściach dyskryminatorów i ich rozrzuty, korekcję wzmocnień dla bloków CSA is SHslow, wyzwalanie zewnętrznym sygnałem o zadanym okresie impulsów generujących wewnętrzne impulsy o określonej amplitudzie, Wykorzystując napisane oprogramowanie autor wykonał niezbędne testy układu scalonego, tj. Strona 27 / 41

28 uruchomił układ, określił nominalne warunki pracy, szybkość działania bloków cyfrowych, wykonał testy poszczególnych bloków analogowych, korekcję wzmocnień i rozrzutów poziomów napięć stałych, pomiar szumów, pomiar parametrów przy pracy z wewnętrznie generowanymi impulsami jak i z wiązką fotonów promieniowania X na synchrotronie Spring-8 (wyniki opisane w pracy [H7]). Uzyskane parametry analogowe w tak zaawansowanej technologii (której rozwój stymulowany jest głównie przez układy cyfrowe), pomimo małego rozmiaru i dużej funkcjonalności piksela są konkurencyjne w stosunku do najlepszych rozwiązań stosowanych w literaturze (rys ). a. b. c. Rysunek a) Rozrzuty poziomów napięć stałych przed i po korekcji b) rozrzuty wzmocnień, c) szumy [H7]. Pomiary z impulsami testowymi potwierdziły również, że dzięki dużej gęstości upakowania możliwa jest w technologiach nanometrycznych implementacja sprzętowa tak złożonych algorytmów jak np. C8P1 (rys ). (a) (b) (c) (d) (e) (f) Rysunek Testowanie poprawności sumowania i działania algorytmu C8P1 impulsami testowymi (szczegółowy opis znajduje się w pracy [H7] Podsumowanie prac badawczych autora w technologiach nanometrycznych Pracując nad możliwością zastosowania technologii nanometrycznych (CMOS 40nm) dla potrzeb hybrydowych detektorów pikselowych autor: opracował (wspólnie ze współautorami pracy [H1]) algorytmy eliminacji efektu podziału ładunku, wykonał symulacje Monte Carlo algorytmów eliminujących negatywne skutki efektu podziału Strona 28 / 41

29 ładunku z uwzględnieniem wszystkich niezbędnych parametrów toru przetwarzania sygnału [H1 C4], zaprojektował i napisał oprogramowanie do wykonywania symulacji Monte Carlo w układzie FPGA dla przyspieszenia symulacji [C4], wybrał najbardziej odporny na zmiany parametrów algorytm C8P1 do implementacji sprzętowej [H1, C4], zaproponował architekturę kanału odczytowego dla układu w technologii CMOS 40 nm dla poprawnej pracy algorytmu C8P1 (pierwszy na świecie projekt układu do odczytu sygnałów z detektora pikselowego pracującego w trybie zliczania pojedynczych fotonów w technologii poniżej CMOS 65nm) [H7] zaproponował i zaprojektował komunikację między pikselową w domenie cyfrowej i analogowej [H7], zaproponował nowe, dedykowane obwody pozwalające na sprawdzenie funkcjonalności poszczególnych bloków jak również ich funkcjonalności [H7], wykonał kompleksowe pomiary układu bez i ze źródłem promieniowania X na synchrotronie SPRING-8 [H7], przedstawił wyniki swojej pracy na jednej z najlepszych konferencji z dziedziny elektroniki - Nuclear Science Symposium and Medical Imaging Conference (NSS-MIC) w Seulu, w Korei Pd, oraz w publikacji [H7] (TNS) z większościowym udziałem autora Strona 29 / 41

30 2.4. Prace badawcze nad detektorami do zastosowań komercyjnych: H2. P. Maj, P. Grybos, R. Szczygiel, M. Zoladz, T. Sakumura, Y. Tsuji: 18k Channels single photon counting readout circuit for hybrid pixel detector, Nuclear Instruments and Methods in Physics Research Section A, Volume 697, 1 January 2013, Pages 32 39, doi: /j.nima C5. Piotr Maj, Pawel Grybos, Robert Szczygiel, Takuto Sakumura, Yuji Tsuji, Yasukazu Nakaye: A Fast 300k X-Ray Camera with an Energy Window Selection and Continuous Readout Mode, Proceedings of the Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), Oct.27-Nov , pp.1-4, doi: /nssmic H4. P. Maj: Fast and precise algorithms for calculating offset correction in single photon counting ASICs built in deep sub-micron technologies, Journal of Instrumentation, 2014, vol. 9, pp. 1-8, doi: / /9/07/C07009 C6. P. Maj, P. Grybos, P. Kmon, R. Szczygiel: channel IC for single photon counting pixel detectors with 75 µm pitch, ENC of 89 e rms, 19 e rms offset spread and 3% rms gain spread, European Solid State Circuits Conference (ESSCIRC), ESSCIRC th, Sept. 2014, Pages , doi: /ESSCIRC Badania naukowe i rozwiązywanie problemów podstawowych zarówno natury technologicznej (np. w przypadku układów typu 3D) jak i koncepcyjnej i funkcjonalnej (np. prace w technologiach nanometrycznych) pozwalają na wypracowanie nowatorskich rozwiązań i ukierunkowanie rozwoju danej dziedziny nauki. Jednak, mimo niekwestionowanych zalet najnowszych rozwiązań, rzadko można je wykorzystać w projektach komercyjnych. Powodem są przede wszystkim względy ekonomiczne. W produkcji małoseryjnej (np. kamery promieniowania X) używanie najnowszych technologii o bardzo wysokich kosztach NRE (z ang. Non-Recurring Engineering) nie jest komercyjnie uzasadnione. Ponadto, układy scalone projektowane dla celów badań podstawowych w dziedzinie elektroniki mają zazwyczaj małe rozmiary i realizowane są jako tzw. mini ASIC (zarówno VIPIC w technologii 3D jak i prototyp układu scalonego zbudowany w technologii CMOS 40nm były małymi układami dowodzącymi poprawność koncepcji projektowych), a układy do zastosowań komercyjnych są duże i niejednokrotnie przekraczają powierzchnię 1.5 cm 2. Autor zaangażowany był w dwa projekty dużych układów pikselowych dla zastosowań komercyjnych. Jednym z nich był układ PXD18k, który zaprojektowany został na zlecenie japońskiej korporacji Rigaku i zastosowany w kilku dostępnych na rynku urządzeniach (m.in. HyPIX 3000). Drugim jest układ UFXC, który realizowany jest w ramach grantu NCBiR pt. Ultra szybka cyfrowa kamera promieniowania X z odczytem ciągłym pracująca w trybie zliczania pojedynczych fotonów - PBS1/A3/12/2012). W obu projektach autor występuje jako główny wykonawca. Realizowany od 2009 roku projekt układu PXD18k (opisany w artykule [H2]) miał na celu budowę takiego układu odczytowego pracującego w trybie zliczania pojedynczych fotonów, który będzie mógł być wykorzystany do budowy wielkopowierzchniowego (8 cm x 4 cm) modułu kamery. Technologia Strona 30 / 41

31 wykorzystana dla realizacji projektu to CMOS 180nm, rozmiar pojedynczego piksela to 100 x 100 µm 2, a rozmiar układu scalonego to 1 cm x 2 cm. Mimo, że autor nie brał udziału w opracowaniu architektury układu scalonego, to jego zadaniem w projekcie była budowa systemu pomiarowego, umożliwiającego automatyzację pewnych procedur pomiarowych (m.in. testy bloków cyfrowych, pomiary widm całkowych, pracę w trybie ciągłym) oraz opracowanie efektywnych algorytmów korekcji poziomów stałych na wejściach dyskryminatorów w dużym układzie scalonym. Jednym z podstawowych problemów przy zmianie skali układu scalonego z mini-asica do dużego układu jest właśnie jednorodność poziomów stałych na wejściach dyskryminatorów, co było głównym tematem badań autora w projekcie. Habilitant opracował bardzo szybkie algorytmy pozwalające na korygowanie rozrzutów napięć stałych na wejściach dyskryminatorów dla kanałów (pomimo niemonotonicznych charakterystyk korekcyjnych przetworników C/A) rys Wykorzystując układy PXD18k autor dokonał optymalizacji algorytmu szybkiej korekcji pod kątem minimalizacji czasu wyznaczania wartości przetworników korekcyjnych. Cała procedura wykonywana jest w czasie poniżej 40 sekund, co zostało opisane w pracy [H4]. Doniesienia literaturowe nie wspominają ile wynosi czas korekcji podobnych układów powszechnie wiadomo, że jest to procedura uciążliwa i czasochłonna [8]. a. b. Rysunek a) Zmierzone dla pikseli charakterystyki 7-bitowych przetworników korekcyjnych, b) rozrzut poziomów napięć stałych na wejściach dyskryminatorów przed korekcją (linia czerwona) i po korekcji (linia czarna) dla pikseli, w każdym pikselu znajduje się 7-bitowy przetwornik korekcyjny C/A [H4]. Strona 31 / 41

32 Autor brał udział w budowie i badaniu parametrów modułu wielkopowierzchniowego (złożonego z wielu układów PXD18k), głównie pod kątem rozrzutów poziomów stałych na wejściach dyskryminatorów, jakości korekcji, pracy w rzeczywistym eksperymencie. Opracowana dla pojedynczego układu scalonego PXD18k metoda korekcji została zastosowana w module kamery zawierającej 16 układów scalonych i pozwoliła na efektywne korygowanie prawie pikseli, a w konsekwencji na uzyskiwanie bardzo jednorodnych obrazów, jak na przykład 2.4.2a. Ze względu na komercyjny charakter projektu wyniki prac autora zostały jedynie częściowo opublikowane, w szczególności w pracy C5 nie pojawiają się informacje szczegółowe ze względu na przesunięcie terminu ogłoszenia dostępności kamery na rynku. Informacje o produkcie dostępne są na stronie produktu [15], oraz w publikacji [16], a zdjęcie kamery HyPIX 3000 pokazane jest na rysunku 2.4.2b. a. b. Rysunek a) Przykład pierwszego radiogramu wykonanego przy użyciu kamery zawierającej 16 układów scalonych PXD18k [C5], b) kamera w wersji komercyjnej ( Kolejny projekt układu wielkopowierzchniowego rozpoczęty w grudniu 2012 roku (w związku z uzyskaniem finansowania z NCBiR na grant pt. Ultra szybka cyfrowa kamera promieniowania X z odczytem ciągłym pracująca w trybie zliczania pojedynczych fotonów - PBS1/A3/12/2012), ma na celu budowę nowej generacji ultra-szybkiej kamery promieniowania X. Jądrem tej kamery są układy scalone UFXC o powierzchni pikseli 75 µm x 75 µm (czyli prawie 2 x mniejszej niż w przypadku wyżej omawianego układu PXD18k), zawierające kilkadziesiąt tysięcy pikseli - rys Ze względu na niewielki rozmiar piksela miejsce na krzemie na cyfrowo-analogowe przetworniki korekcyjne jest mocno limitowane do pojedynczych µm 2, w związku z czym są one mocno nieliniowe, a często nawet niemonotoniczne (np. praca [C6] rys. 8). Strona 32 / 41

33 a. b. c. Rysunek a) Zdjęcie układu UFXC zawierającego matrycę piksele, b) plan masek pojedynczego piksela, c) uproszczony schemat blokowy piksela [C6]. Mając na uwadze doświadczenie wyniesione z poprzednich projektów habilitant zaproponował dla układu UFXC nową architekturę wielopoziomowej korekcji napięć stałych na wejściach dyskryminatorów połączoną z korekcją wzmocnień. Koncepcję opracowaną przez habilitanta przedstawiają rysunki 2.4.4a i 2.4.4b. Przy korekcji poziomów stałych na wejściach dyskryminatorów autor zaproponował: 7-bitowe przetworniki korekcyjne pracujące dla każdego progu dyskryminacji niezależnie (na rysunku 2.4.4a przedstawiono sposób korekcji dla pojedynczego progu dyskryminacji przy czym przetwornik korekcyjny generuje prąd I DAC) możliwości zmiany zakresu przetworników korekcyjnych niezależnie w każdym pikselu na dwa różne sposoby: przez mnożenie prądu I DAC (czynnik n) lub/oraz przez zmianę prądu bazowego we wtórnikach źródłowych (sterowanie bitem bb), możliwość dodawania ekstra napięcia stałego na linii fromsh_refline (kontrola bitami bosf<0:1>) Korekcję wzmocnienia zapewniono poprzez przełączanie niewielkich kondensatorów na wejściu Strona 33 / 41

34 układu kształtującego bity bg<0:3> (rysunek 2.4.4b). a. b. Rysunek a) Uproszczony schemat do wielostopniowej korekcji rozrzutów poziomów napięć stałych, b) uproszczony schemat układu kształtującego z korekcją wzmocnień [C6]. Należy dodać, że habilitant samodzielnie przygotował system kontrolno-pomiarowy dla układu, który zbudowany został w oparciu o modułową platformę PXI firmy National Instruments. Pracą układu sterował modułowy generator/analizator sygnałów logicznych w standardzie LVDS wspierany dodatkowymi, modułowymi urządzeniami. Oprogramowanie pozwala na przeprowadzanie testów manualnych i automatycznych w następującym zakresie: testy części cyfrowej (testy głównego rejestru przesuwnego i testy liczników), ustawianie konfiguracji bloków analogowych do pracy w danym trybie, pomiary widm całkowych i określanie na ich podstawie podstawowych parametrów takich jak szumy, wzmocnienia, rozrzuty poziomów stałych na wejściu dyskryminatorów i wzmocnień, korekcja wzmocnienia i korekcję rozrzutu poziomów napięć stałych na wejściach dyskryminatorów, Po otrzymaniu układów z produkcji autor samodzielnie przetestował układy UFXC i określił ich Strona 34 / 41

35 nominalne warunki pracy. Wykonał szczegółowe teksty poszczególnych bloków analogowych, opracował i zaimplementował algorytm szybkiej korekcji wzmocnień i rozrzutów poziomów stałych (wyniki w pracy [C6]). Wykonał pomiary wzmocnienia układu i możliwości jego korekcji. Uzyskany w trakcie pomiarów rozrzut poziomów napięć stałych na wejściach dyskryminatorów wynosił zaledwie 1.25 mv rms. (co po przeliczeniu na wejście daje 19 el. rms), a otrzymany rozrzut wzmocnień wynosi tylko 3% (rys ). Biorąc pod uwagę niewielki rozmiar piksela należy podkreślić, że otrzymane rezultaty należą do jednych z najlepszych na świecie. Wyniki testów układu UFXC zostały przedstawione przez habilitanta na wiodących, międzynarodowych konferencjach z dziedziny układów scalonych: European Solid State Circuits Conference (ESSCIRC) w Wenecji oraz na jednej z najważniejszych w dziedzinie hybrydowych detektorów promieniowania X - Nuclear Science Symposium and Medical Imaging Conference (NSS-MIC) w Seattle [18]. Rysunek Wynik pomiaru w matrycy po korekcji poziomów napięć stałych i wzmocnień [C6]. Podsumowanie prac badawczych autora nad detektorami do zastosowań komercyjnych W ramach projektów układów dla zastosowań komercyjnych oryginalnym osiągnięciem autora było: 1. Badania nad jednorodnością układu PXD18k oraz opracowanie algorytmów szybkiej korekcji [H2, H4], 2. Optymalizacja pracy komercyjnego urządzenia (pod kątem minimalizacji rozrzutów poziomów napięć stałych na wejściach dyskryminatorów) kamery HyPIX 3000 sprzedawanej obecnie przez firmę Rigaku Corporation [C5]. 3. Wypracowanie, na podstawie uzyskanych wyników, nowych, sprzętowych metod korekcji (układ UFXC), obejmujących wielopoziomową korekcję rozrzutu napięć stałych na wejściach dyskryminatorów oraz wzmocnień [C6], 4. Implementacja rozwiązania w dużym układzie scalonym, weryfikacja eksperymentalna rozwiązania oraz prezentacja wyników na dwóch wiodących, międzynarodowych konferencjach z dziedziny elektroniki (ESSCIRC oraz NSS-MIC) [C6, 18], Strona 35 / 41