(57) Tester dynamiczny współpracujący z jednej strony (13) B1 (12) OPIS PATENTOWY (19) PL (11) PL B1. (54) Tester dynamiczny

Transkrypt

1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) (13) B1 Urząd Patentowy Rzeczypospolitej Polskiej (21) Numer zgłoszenia: (22) Data zgłoszenia: (51) IntCl5: G01R 31/28 (54) Tester dynamiczny (43) Zgłoszenie ogłoszono: BUP 23/91 (73) Uprawniony z patentu: Centrum Naukowo-Produkcyjne Elektroniki Profesjonalnej "UNITRA RADWAR", Warszawskie Zakłady Radiowe "RAWAR", Warszawa, PL (45) O udzieleniu patentu ogłoszono: WUP 04/95 (72) Twórcy wynalazku: Irena Cichowska, Warszawa, PL Paweł Jarosz, Warszawa, PL Iwona Sapińska, Warszawa, PL Michał Tuszyński, Warszawa, PL PL B1 (57) Tester dynamiczny współpracujący z jednej strony z komputerem, z drugiej zaś z badanym blokiem cyfrowym, zawierający blok buforów szyny komputera i blok dekodera adresów, dołączone do wyjść komputera oraz umieszczony na ich wyjściu blok sterowania połączony poprzez blok pamięci testera z blokiem układów wejściowo-wyjściowych, znam ienny tym, że blok sterowania (3) składa się z bloku odczytu adresów (6), którego pierwsze wejście połączone Jest z wyjściem bloku buforów szyny komputera (1) oraz z komparatora okna obserwacji (8), którego wejście połączone jest z wyjściem bloku dekodera adresów (2), a wyjście z wejściem generatora sygnałów sterujących (9) i jednocześnie z drugim wejściem bloku odczytu adresów (6) i pierwszym wejściem bloku generacji adresu i sterowania (7), przy czym wyjścia generatora sygnałów sterujących (9) są połączone kolejno, pierwsze z trzecim wejściem bloku odczytu adresów (6), drugie z drugim wejściem bloku generacji adresu i sterowania (7). a trzecie z drugim wejściem bloku pamięci testera (4) i ponadto pierwsze wyjście bloku generacji adresu i sterowania (7) jest dołączone do czwartego wejścia bloku odczytu adresów (6), drugie zaś do pierwszego wejścia bloku pamięci testera (4). Fig. 2

2 Tester dynamiczny Zastrzeżenie patentowe Tester dynamiczny współpracujący z jednej strony z komputerem, z drugiej zaś z badanym blokiem cyfrowym, zawierający blok buforów szyny komputera i blok dekodera adresów, dołączone do wyjść komputera oraz umieszczony na ich wyjściu blok sterowania połączony poprzez blok pamięci testera z blokiem układów wejściowo-wyjściowych, znamienny tym, że blok sterowania (3) składa się z bloku odczytu adresów (6), którego pierwsze wejście połączone jest z wyjściem bloku buforów szyny komputera (1) oraz z komparatora okna obserwacji (8), którego wejście połączone jest z wyjściem bloku dekodera adresów (2), a wyjście z wejściem generatora sygnałów sterujących (9) i jednocześnie z drugim wejściem bloku odczytu adresów (6) i pierwszym wejściem bloku generacji adresu i sterowania (7), przy czym wyjścia generatora sygnałów sterujących (9) są połączone kolejno, pierwsze z trzecim wejściem bloku odczytu adresów (6), drugie z drugim wejściem bloku generacji adresu i sterowania (7), a trzecie z drugim wejściem bloku pamięci testera (4) i ponadto pierwsze wyjście bloku generacji adresu i sterowania (7) jest dołączone do czwartego wejścia bloku odczytu adresów (6), drugie zaś do pierwszego wejścia bloku pamięci testera (4). * * * Przedmiotem wynalazku jest tester dynamiczny przeznaczony do testowania bloków cyfrowych wchodzących w skład toru przetwarzania sygnału wizyjnego w stacji radiolokacyjnej. Znany jest układ testowania dynamicznego funkcjonalnego, przeznaczony do kontroli układów scalonych i innych badanych obiektów, w których istotne są przebiegi czasowe, opisany w 24 numerze zeszytu "Elektronizacja - Systemy pomiarowe" aut. Andrzej Sowiński, wyd. K i Ł, Wa-wa 1986r., na str Układ ten zawiera układ sterujący i połączoną z nim pamięć buforową. Na jej wyjściu znajduje się komparator oraz układ stymulujący, połączone z układem badanym dołączonym do drugich wejść komparatora sterowanego z układu sterującego. Układ sterujący jest jednocześnie połączony szyną z układem stymulującym. Dwa zbiory słów, przygotowane w komputerze są wprowadzane do pamięci buforowej. Część informacji jest wprowadzana przez układ stymulujący na wejścia badanego układu, a część na wejścia komparatora. Na inne wejścia komparatora jest podawana informacja wyjściowa z badanego układu i porównywana z informacją pamięci buforowej. W czasie testowania pamięć buforowa jest rozładowywana cyklicznie, co powoduje pojawienie się kolejnych słów na wejściu badanego układu. Znany jest również z polskiego opisu patentowego nr "Sposób testowania i tester układów elektronicznych", przeznaczony do stosowania w produkcji aparatury elektronicznej. Tester według tego patentu zawiera testowaną i wzorcową płytkę, których wyjścia są połączone przez zespoły sond analogowych i analogowy komutator z urządzeniami pozwalającymi na odczyt i interpretację wyników pomiarów. Wyjście analogowego komutatora jest połączone z elektronicznym rozdzielającym układem. Testowanie układów elektronicznych polega na porównaniu wielkości mierzonej z wielkością wzorcową. Sygnały próbek pobiera się z testowanej i wzorcowej płytki, po czym sygnały te podaje się do układu komutacji. Tester dynamiczny według wynalazku wyróżnia się tym, że jego blok sterowania składa się z bloku odczytu adresów, którego pierwsze wejście połączone jest z wyjściem bloku buforów szyny komputera oraz z komparatora okna obserwacji, którego wejście połączone jest z wyjściem bloku dekodera adresów a wyjście z wejściem generatora sygnałów sterujących i jednocześnie z drugim wejściem bloku odczytu adresów i pierwszym wejściem bloku generacji adresu i sterowania. Wyjścia generatora sygnałów sterujących są połączone kolejno, pierwsze z trzecim wejściem bloku odczytu adresów, drugie z drugim wejściem bloku generacji adresu i sterowania

3 a trzecie z drugim wejściem bloku pamięci testera. Ponadto pierwsze wyjście bloku generacji adresu i sterowania jest dołączone do czwartego wejścia bloku odczytu adresów, drugie zaś do pierwszego wejścia bloku pamięci testera. Korzystną cechą testera dynamicznego według wynalazku jest możliwość realizacji trzech funkcji: rejestracji, imitacji i testowania, co pozwala na wszechstronne i szybkie badanie bloków cyfrowych, przy pełnej szybkości działania w warunkach zbliżonych do warunków rzeczywistych oraz ocenę ich parametrów czasowych. Przedmiot wynalazku jest uwidoczniony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia jego schemat blokowy, a fig. 2 - schemat blokowy bloku sterowania testera według wynalazku. Tester dynamiczny według wynalazku jest dołączony z jednej strony do szyny komputera typu IBM PC 10, a z drugiej do badanego bloku cyfrowego i składa się z bloku buforów szyny komputera 1, którego wyjście jest połączone z blokiem sterowania 3 i jednocześnie z pierwszym wejściem bloku pamięci testera 4 oraz z bloku dekodera adresów 2 połączonego z drugim wejściem bloku sterowania 3. Jedno wyjście tego bloku jest połączone z drugim wejściem bloku pamięci testera 4. Trzecie wejście bloku pamięci testera 4 jest dołączone do wyjścia bloku układów wejściowo-wyjściowych 5, a wyjście bloku pamięci testera 4 jest połączone z pierwszym wejściem bloku układów wejściowo-wyjściowych 5. Blok ten jest połączony z badanym blokiem cyfrowym przez szynę danych wyjściowych WY i dwie szyny wejściowe: szynę sygnałów sterujących WE1 i szynę danych wejściowych WE2. Drugie wyjście bloku sterowania 3 jest połączone z drugim wejściem bloku układów wejściowo-wyjściowych 5. Blok sterowania 3 jest zbudowany z bloku odczytu adresów 6, którego pierwsze wejście połączone jest z wyjściem bloku buforów szyny komputera 1 oraz z komparatora okna obserwacji 8, którego wejście połączone jest z wyjściem bloku dekodera adresów 2. Wyjście komparatora okna obserwacji 8 połączone jest z wejściem generatora sygnałów sterujących 9 i jednocześnie z drugim wejściem bloku odczytu adresów 6 i pierwszym wejściem bloku generacji adresu i sterowania 7. Wyjścia generatora sygnałów sterujących 9 są połączone kolejno, pierwsze z trzecim wejściem bloku odczytu adresów 6, drugie z drugim wejściem bloku generacji adresu i sterowania 7, a trzecie z drugim wejściem bloku pamięci testera 4. Ponadto pierwsze wyjście bloku generacji adresu i sterowania 7 jest dołączone do czwartego wejścia bloku odczytu adresów 6, drugie zaś do pierwszego wejścia bloku pamięci testera 4. Blok buforów szyny komputera 1 jest zbudowany z dwóch trójstanowych 8-bitowych rejestrów buforujących szynę adresową, 8-bitowego bufora sygnałów sterujących i 8-bitowego trójstanowego bufora szyny danych komputera. Blok ten zapewnia odseparowanie szyn wewnętrznych testera od szyny komputera, zachowanie właściwego obciążenia szyny komputera i właściwe warunki sterowania szyn wewnętrznych testera. Blok dekodera adresów 2 zawiera układ PAL dekodujący adres w przestrzeni adresowej pamięci i układ 8-bitowego komparatora oraz układ PAL dekodujący adres w przestrzeni adresowej wejście/wyjście. Blok ten zapewnia reagowanie przez tester dynamiczny na właściwe adresy generowane przez komputer 10. Blok pamięci testera 4 składa się z sześciu układów pamięci statycznej CMOS RAM oraz sześciu dwukierunkowych buforów trójstanowych. Połączenie buforów z układami pamięci umożliwia zapisywanie i odczytywanie danych 8-bitowych, wykorzystywane do współpracy testera z komputerem oraz odczytywanie i zapisywanie danych 48-bitowych przy pracy w trybie rejestracji, imitacji i testowania. Wyjścia układów pamięci są dołączone także do bloku układów wejściowo-wyjściowych 5. Blok ten składa się z kolei z układów buforujących i rozdzielających linie wejściowe od linii wyjściowych zespołów rejestrów szyn wejściowych i wyjściowych oraz układów buforujących wejściową szynę sygnałów sterujących. Blok odczytu adresów 6 zawiera układ równoległego wejścia/wyjście, służący do wytwarzania sygnałów sterujących pracą testera oraz odczytu stanu testera i aktualnego adresu pamięci. Blok ten umożliwia sterowanie testerem przez współpracujący z nim komputer. Blok komparatora okna obserwacji 8 zawiera sześć 16-bitowych liczników, które poprzez zliczanie impulsów z szyny sygnałów sterujących umożliwiają ustalenie obszaru, w którym tester jest aktywny. Blok generacji adresu i sterowania 7 zawiera dwa układy PAL służące do generacji sygnałów

4 sterujących blokiem pamięci, blokiem układów wejściowo-wyjściowych oraz blokiem generacji adresów i sygnałów, informujących o stanie testera. Działanie testera według wynalazku jest następujące: badany blok cyfrowy, którego wejścia danych są połączone z szyną danych wyjściowych, a wyjścia danych są połączone z szyną danych wejściowych testera jest pobudzany sygnałem cyfrowym zapisanym w pamięci testera, a dane wyjściowe badanego bloku są zapisywane w pamięci testera. Po zarejestrowaniu danych wyjściowych są one przesyłane do komputera typu IBM PC 10 i poddawane analizie, która umożliwia zbadanie poprawności działania bloku i wyznaczenie parametrów sygnałowych bloku. Sygnał pobudzający blok może także zostać wygenerowany przez komputer, co pozwala na tworzenie złożonych sygnałów syntetycznych umożliwiających wszechstronne testowanie bloku. Ponieważ analiza zarejestrowanych odpowiedzi bloku odbywa się na drodze programowej, możliwe jest wykorzystanie skomplikowanych algorytmów wyznaczających parametry, trudne do zbadania w inny sposób. W przypadku badania bloków z wejściami lub wyjściami analogowymi możliwe jest także zastosowanie przystawek wyposażonych w przetworniki analogowo-cyfrowe i cyfrowo-analogowe. Tester według wynalazku może pracować w dwóch trybach: w trybie podporządkowanym oraz w trybie automatycznym, w którym wykonuje jedną z trzech funkcji: rejestrację, imitację łub testowanie. W trybie podporządkowanym jest on obsługiwany przez komputer jako urządzenie wejście/wyjście i blok pamięci RAM, co pozwala na przesyłanie danych pomiędzy komputerem współpracującym z testerem i pamięcią testera oraz programowanie testera. Funkcja rejestracji poza rejestracją cyfrowego sygnału wizyjnego z toru przetwarzania sygnału wizyjnego działającej stacji radiolokacyjnej może być także wykorzystywana do rejestracji sygnału wyjściowego badanego bloku. Funkcja imitacji umożliwia pobudzenie badanego bloku sygnałem imitującym rzeczywisty sygnał radiolokacyjny. Główną funkcją jest testowanie polegające na jednoczesnym wykonywaniu przez tester funkcji imitacji i rejestracji. W czasie testowania tester wysyła na szynę danych wyjściowych dane zapisane w swojej pamięci, w ten sposób imitując stację radiolokacyjną, jednocześnie zapisując w pamięci dane wyjściowe bloku przesyłane po szynie danych wejściowych testera. Wysyłanie i wczytywanie danych jest zawsze synchronizowane sygnałem zegarowym, pobieranym z zewnątrz testera. Może to być na przykład sygnał zegara odległości. Obszar przestrzeni obserwowanej przez tester, czyli tak zwane okno obserwacji, w którym tester pracuje w trybie autonomicznym ma kształt wycinka pierścienia o rozmiarach określonych przez zaprogramowane parametry: początkowy i końcowy numer impulsu sygnału sondowania oraz początkowy i końcowy numer impulsu sygnału zegara odległości. Blok komparatora okna obserwacji zlicza impulsy sygnałów zegara obrotu, sondowania czyli azymutu i odległości. Następnie wysyła odpowiednio zsynchronizowany sygnał powodujący zmianę trybu pracy z podporządkowanego na autonomiczny. W czasie pracy w trybie autonomicznym każdy impuls sygnału zegara odległości powoduje, w zależności od wykonywanej funkcji zapisanie, odczytanie lub zapisanie i odczytanie danych w pamięci testera oraz wyznaczenie nowego adresu pamięci przez blok generacji adresów. Blok generacji sygnałów sterujących blokuje w tym czasie dostęp do pamięci testera przez komputer i wysyła odpowiednie sygnały stanu testera, które komputer może odczytać za pomocą bloku odczytu adresu i sterowania. Po zakończeniu pracy w trybie autonomicznym tester wraca do trybu podporządkowanego, w którym możliwe jest przesłanie zawartości pamięci testera do komputera i wpisanie do niej nowych danych.

5 Fig. 1 Fig. 2 Departament Wydawnictw UP RP. Nakład 90 egz. Cena 1,00 zł.