Straty mocy w cyfrowych układach VLSI

Transkrypt

1 Projekowanie energooszczędnych sysemów wbudowanych dr inż. Ireneusz Brzozowski C-3, p. 5 WIET KATEDRA ELEKTRONIKI Elekronika i Telekomunikacja Projekowanie energooszczędnych sysemów wbudowanych Sray mocy w cyfrowych układach VLSI Wsęp Rodzaje i przyczyny sra energii w układach CMOS Sray dynamiczne Sray sayczne Modelowanie sra energii Akywność przełączeniowa Sposób serowania bramki Modelowanie sra quasi-zwarciowych EiT 08/9

2 Rodzaje sra mocy w CMOS STRATY MOCY w cyfrowym układzie CMOS DYNAMICZNE STATYCZNE pojemnościowe quasi-zwarciowe bramkowe unelowanie iniekcja gorących nośników kanałowe prąd podprogowy przebicie skrośne zubożonego kanału upływność drenowa indukowana przez bramkę złączowe upływność złącza spolaryzowanego zaporowo EiT 08/9 PESW: Sray mocy w cyfrowych układach VLSI 3 Przyczyny sra mocy w CMOS DYNAMICZNE STRATY MOCY w cyfrowym układzie CMOS C GSp P dyn = P d_cap + P d_q-s V IN C GDp C DBp V OUT oupu inpu C Lin C Lex przeładowanie w bramce: wewnęrznych pojemności C Lin pojemności obciążenia C Lex P d_cap = (C Lin + C Lex ) f V, I C GDn C GSn V OUT C DBn V ss _q-s V IN pojemności złączowe: C DB i C SB pojemności połączeń pojemności wejściowe (bramkowe C GS i C DS) quasi zwarciowa ścieżka prądowa w bramce P d_q-s ~ ( r, f ) saic CMOS inverer EiT 08/9 PESW: Sray mocy w cyfrowych układach VLSI 4

3 Przyczyny sra mocy w CMOS bramka CMOS we we wen DYNAMICZNE STRATY MOCY w cyfrowym układzie CMOS Vdd PUN sieć PMOS E Q-S PDN sieć NMOS E=E C +E RP WY E RN =E C C L Zbocze narasające na wyjściu: energia pobrana z zasilania: E C V L dd energia zachowana w poj. C L : EC CLVdd energia sracona w r. PMOS: ERP CLVdd energia quasi-zwarcia: E Q-S ~ ( r, f ) Zbocze opadające na wyjściu: energia sracona w r. NMOS: ERN CLVdd EiT 08/9 PESW: Sray mocy w cyfrowych układach VLSI 5 Przyczyny sra mocy w CMOS STATYCZNE STRATY MOCY a san pracy ranzysorów Kanał odcięy (r. wyłączony) reverse-bias p-n juncion leakage I subhreshold leakage I gae oxide unneling curren I 3 GIDL (gae induced drain leakage) I 5 channel punchhrough curren I 6 Kanał przewodzący (r. włączony) źródło: K. Roy e al. Leakage Curren Mechanisms and Leakage Reducion Techniques in Deep-Submicromeer CMOS Circuis, Proc. of IEEE, vol. 9, no., 003, pp gae oxide unneling curren I 3 reverse-bias p-n juncion leakage I Tranzysor jes przełączany gae curren due o ho-carrier injecion I 4 WNIOSEK: sayczne sray mocy zależą od sanu pracy ranzysorów, czyli od sanu logicznego bramki EiT 08/9 PESW: Sray mocy w cyfrowych układach VLSI 6 3

4 sray pojemnościowe P d_cap Model radycyjny wejście wyjście C IN C L średni pobór mocy dynamicznej pojemnościowej: P d _ cap C V L dd f 7 akywność przełączeniowa Model radycyjny bramek wielowejściowych P d _ cap C V L dd f C B A Akywność przełączeniowa węzła (ang. swiching aciviy) określa, jak częso zmienia się san logiczny w danym węźle układu. (u na wyjściu bramki) 8 4

5 akywność przełączeniowa Akywność przełączeniowa o: Prawdopodobieńswo określające możliwość zmiany sanu na wyjściu bramki w czasie jednego okresu zegara Prawdopodobieńswo przełączenia p - warość oczekiwana liczby przełączeń węzła w okresie zegara Średnia liczba przełączeń węzła w czasie jednego okresu zegara 9 akywność przełączeniowa Średni pobór mocy dynamicznej poj. bramek wielowejściowych: P d _ cap C L V dd f p ( 0) (0 ) p - prawdopodobieńswo przełączenia węzła p ( x) p ( x) p ( x) p ( x)( p ( x)) s s s p s - prawdopodobieńswo sygnału (ang. signal probabiliy), kóre jes definiowane jako prawdopodobieńswo ego, że sygnał logiczny przyjmuje warość jeden s 0 5

6 prawdopodobieńswo sygnału Prawdopodobieńswo sygnału dla bramek: bramka NOT : bramka AND : bramka OR : p ( o) p s p ( o) s s i WEJ p ( o) s ( i) p ( i) s i WEJ ( p ( i)) s gdzie: p s (i) prawdopodobieńswo sygnału (jedynki) na wejściu bramki p s (o) prawdopodobieńswo sygnału (jedynki) na wyjściu bramki Jak policzyć p s (o) dla bramki NAND? akywność przełączeniowa Iloczyn współczynnika akywności przełączeniowej i pojemności węzła nazywany jes: pojemnością efekywną C Leff wedy sray dynamiczne można opisać przez: P d _ cap C Leff V dd f Pojęcie pojemności efekywnej czasem jes spoykane w lieraurze 6

7 sposób serowania bramki Nowy model moywacja 0 0 I ( ) B I ( ) B 0 0 () 0 0 () () A () A C InA_ C InA_ I ( ) = I ( ) C InA_ = C InA_ układ scalony w echnologii AMIS CMOS 0.7 m C07-MD pomiary w KE AGH 3 sposób serowania bramki Nowy model moywacja s C PwA C GSp C PwB C GSp wej. A wej. B C DBp C DBp C GDp C GDp wyjście wej. B C meal C GDn C DBn C meal C PsB C GSn C SBn wej. A C PsA C meal C GDn C GSn C DBn W rakcie zmian sygnałów wejściowych nasępuje przełączenie ranzysorów i rekonfiguracja sieci pojemności wewnęrznych bramek. 4 7

8 sposób serowania bramki Nowy model definicja we_c we_b we_a C B A C Lin wyj. C InC C InB C InA pojemność ekwiwalenna C equ _ X V dd T i X T ( ) d X końcówka bramki, przez kórą przepływa prąd i X, T okres pomiędzy kolejnymi zmianami wekorów wejściowych 5 sposób serowania bramki Nowy model sposób serowania bramki Liczba sposobów serowania n-wejściowej bramki: N dw = n Jeśli brak zmian sanu wyjścia porakujemy jako jeden sposób serowania o: n n N dw 6 8

9 sposób serowania bramki Nowy model sposób serowania bramki Prawdopodobieńswo sposobu serowania o prawdopodobieńswo wysąpienia określonego sposobu serowania bramką w odniesieniu do wejść układu. Będzie obliczane jako liczba wysąpień danego sposobu serowania dzielona przez sumę wszyskich zmian wekorów wejściowych układu logicznego. 7 sposób serowania bramki Model energeyczny saycznej bramki CMOS C g) c ( dw ) p( dw ) T _ equ _ X ( equ _ X dw g g g c equ_x (dw g ) cząskowa, ekwiwalenna pojemność bramki g związana z końcówką X dla sposobu serowania dw, p(dw g ) prawdopodobieńswo sposobu serowania dw bramki g 8 9

10 Wejścia do układu sposób serowania bramki Model energeyczny sieci logicznej 3 B A g C Lin_o (g) j C B A g C InA_o (g) j+ C CON (j) g3 j+ m C InA_o (g3) 9 ocena paramerów energeycznych bramek Wyznaczanie pojemności ekwiwalennej dla nowego modelu wymaga: pomiar prądu średniego, wszyskie możliwe zmiany wekorów wejściowych, ylko sray pojemnościowe bez saycznych i quasi-zwarciowych. 0 0

11 ocena paramerów energeycznych bramek Bramki CMOS echnologia: AusriaMicroSysems 0,35μm CMOS C35B3C0 yp NAND NOR NOT ranzysora -wejścia 3-wejścia 4-wejścia -wejścia 3-wejścia 4-wejścia P,5/0,35 0,85/0,35 0,65/0,35 0,55/0,35 3,/0,35 4,95/0,35 6,8/0,35 N 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 0,4/0,35 wymiary ranzysorów W/L [μm] ocena paramerów energeycznych bramek Wyniki (AMS 0,35μm CMOS C35B3C0) Sposób serowania NOT dd nr [wea] wyj. C Lin C In _av średni prąd 0,054 4,860 przepływający przez 5,08 0 końcówkę x bramki Sposób serowania -wej NAND -wej. NOR nr [wea, web] wyj. C Lin C In_A C In_B wyj. C Lin C In_A C In_B 0 -,36 0 3,00 0, ,63 0, , ,3 3,5 0,48 6, , , ,083 0,83 4, ,05-0,67 3,57 6 4,930-0,83 0 0,06 0, ,07 3,87 0, ,6 5,644-0,34 8 5, , ,80 0 0,99 9 0,80 3, ,495 6, , ,56 0 3, ,666 -,847 3,65 3,99 -,30 5,743 6,94 7, , pojemność ekwiwalenna [ff] dd _ av C Lx I f V

12 ocena paramerów energeycznych bramek Komenarz ujemne warości pojemności ekwiwalennej _NAND ład. C GSpA rozład. + C GDpA PMOS A C DBpA PMOS B na wej. A zbocze: opadające narasające _NOT + na wej. B san 0 wej. A ład. NMOS B C GDnA + C DBnA + rozład. C GSnA NMOS A + Rozpływ prądów w bramce NAND w przypadku serowania (A=, B=0) i (A=, B=0) ujemna wewnęrzna pojemność obciążenia 3 sray quasi-zwarciowe P d_q-s Podczas przełączania bramki możliwy jes przepływ prądu quasi-zwarciowego z zasilania do masy, jeśli napięcie wejściowe jes wolnozmienne V IN, V out _MAX V OUT V IN V TP 4

13 sray quasi-zwarciowe P d_q-s Modelowanie P d_q-s - V TP P a ( d _ q s SW ) dd _ MAX 5 I V dd f clock sray quasi-zwarciowe P d_q-s V in - V TP slow inpu ramp in linear ou V ou, - V TP V ou off C L 6 3

14 sray quasi-zwarciowe P d_q-s V in - V TP slow inpu ramp in linear I Q-S ou V ou, - V TP V ou C L sauraion 7 sray quasi-zwarciowe P d_q-s V in - V TP slow inpu ramp 3 in sauraion I Q-S ou C L sauraion V ou, - V TP V ou 3 8 4

15 sray quasi-zwarciowe P d_q-s V in - V TP slow inpu ramp 4 in sauraion I Q-S ou V ou, - V TP V ou linear C L 4 9 sray quasi-zwarciowe P d_q-s V in - V TP slow inpu ramp 5 in linear ou V ou, - V TP V ou off C L

16 sray quasi-zwarciowe P d_q-s V in - V TP fas inpu ramp in C coupling linear ou V ou, - V TP V ou C L off 3 sray quasi-zwarciowe P d_q-s V in - V TP fas inpu ramp in C coupling linear overshoo ou C L V ou, - V TP V ou sauraion NO Quasi-Shor Curren 3 6

17 sray quasi-zwarciowe P d_q-s V in - V TP fas inpu ramp 3 in C coupling off ou V ou, - V TP V ou C L linear 3 33 sray quasi-zwarciowe P d_q-s Sray quasi-zwarciowe w buforze H J M Veendrick Shor-Circui Dissipaion of Saic CMOS Circuiry and Is Impac on he Design of Buffer Circuis, IEEE Journal of Solid-Sae Circuis, Vol. S.C.-9, No 4, 984 EiT 08/9 34 7

18 sray quasi-zwarciowe P d_q-s Czy kszał napięcia wejściowego może mieć wpływ na sray quasi-zwarciowe w bramce CMOS? r I Q-S IN OUT r 3 r P Q-S () = P Q-S () = P Q-S (3)? 35 wpływ kszału napięcia wej. na sray quasi-zwarciowe Czy quasi-zwarciowe sray w inwererze CMOS będą akie same w obu przypadkach? "Q-S" IN I Q-S OUT "C" IN I Q-S OUT r r P Q-S = f(v IN_Q-S ) P Q-S = f(v IN_C ) 36 8

19 wpływ kszału napięcia wej. na sray quasi-zwarciowe sygnały wejściowe: V IN 5.0V pojemnościowy "C" "Q-S" quasi-zwariowy.5v 0V 50uA 00uA V() 588ps 588ps 50uA 0A SEL>> -50uA 05.0ns 06.0ns 07.0ns 08.0ns 08.8ns I(VzasN) Time 37 Wyniki NOT supply curren for sandard measuremen of ime from 0% o 90% of supply volage Inpu QUASI-SHORT CAPACITIVE LINEAR comparison Edge _C [ A] f, r [ps] [ A] _QS [ A] [ A] _QS [ A] [ A] _QS [ A] Q-S C LIN % 8% 5% % 6% 53% % 30% 54% % 37% 56% % 40% 58% % 37% 43% % 35% 09% % 3% 89% % 3% 86% % 3% 7% Falling Rising NOT supply curren for ime measured from V hn (0.75V) o V hp (4.05V) Inpu QUASI-SHORT CAPACITIVE LINEAR comparison Edge _C [ A] f, r [ps] [ A] _QS [ A] [ A] _QS [ A] [ A] _QS [ A] Q-S C LIN % 00% 4% % 0% 5% % 03% 5% % 06% 5% % 07% 5% % 43% 55% % 8% 4% % 3% 36% % 6% 36% % 5% 35% Falling Rising wpływ kszału napięcia wej. na sray quasi-zwarciowe 38 9

20 wpływ kszału napięcia wej. na sray quasi-zwarciowe Dyskusja 5.0V V IN.5V.6V 50uA V IN V OUT 0V slope [V/ns] 0 5 V() _Q-S 00uA 0 d(v())*n 50uA 00uA SEL>> -50uA 04.8ns 05.6ns 06.4ns 07.ns 08.0ns I(VzasN) ime Time.6V 0A 0V.0V.0V 3.0V 4.0V 5.0V I(Vdd) VVin IN _Q-S = f(v IN ) 39 wpływ kszału napięcia wej. na sray quasi-zwarciowe Wniosek Projekując układ, ak, że napięcie o kszałcie quasi-zwarciowym wysąpi w węźle układu możliwa jes redukcja sra quasi-zwarciowych EiT 08/9 40 0

21 wpływ kszału napięcia wej. na sray quasi-zwarciowe Wnioski Zamiana kszału pojemnościowego na quasizwarciowy o akim samym czasie rwania może spowodować redukcję sra quasi-zwarciowych o 40%. Wysąpienie quasi-zwarcia w niekórych bramkach serujących może być korzysne ze względu na całkowie sray w układzie. Informacja o kszałcie napięcia wejściowego bramek jes isona i powinna być uwzględniana podczas projekowania układów CMOS. 4 Podsumowanie wykładu Podział sra mocy: dynamiczne i sayczne Dynamiczne: pojemnościowe (P d_cap ) i quasi-zwarciowe (P d_q-s ) Sayczne: bramkowe, kanałowe, złączowe zależą od sanu pracy ranzysorów sanu logicznego bramki Modelowanie sra dynamicznych pojemnościowych: Model radycyjny pojemność i akywność węzła (dość prosy) Model rozszerzony przyczyna przełączenia bramki (dokładniejszy ale bardziej skomplikowany) Modelowanie sra dynamicznych quasi-zwarciowych (pojemność obciążająca, kszał sygnału) EiT 08/9 4