Badanie działania bramki NAND wykonanej w technologii TTL oraz układów zbudowanych w oparciu o tę bramkę.

Transkrypt

1 WFiIS LABORATORIUM Z ELEKTRONIKI Imię i nazwisko: TEMAT: ROK GRUPA ZESPÓŁ NR ĆWICZENIA Data wykonania: Data oddania: Zwrot do poprawy: Data oddania: Data zliczenia: OCENA CEL ĆWICZENIA Badanie działania bramki NAND wykonanej w technologii TTL oraz układów zbudowanych w oparciu o tę bramkę. WSTĘP TEORETYCZNY Układy logiczne TTL (transistor-transistor logic) są jedną z najbardziej znanych rodzin układów cyfrowych opartych na tranzystorach bipolarnych. Główne parametry technologii TTL: -zasilanie: + 5 V ( ± 5%) -krótki czas propagacji: ~10ns -stosunkowo duża moc strat: ~10mW -układ rozumie jako logiczny stan niski (L) napięcie na wejściu: 0V < U < 0,8V -układ rozumie jako logiczny stan wysoki (H) napięcie na wejściu: 2V < U < 5V -otrzymywane napięcie na wyjściu dla stanu niskiego (L): U 0, 4V -otrzymywane napięcie na wyjściu dla stanu wysokiego (H): U 2, 4V out out in in Na zajęciach korzystano z układu UCY7400, który zawiera cztery dwuwejściowe bramki NAND. Poniżej przedstawiono schemat wewnętrzny tego układu. Tablica prawdy dla bramki logicznej NAND (stan LOW=L, stan HIGH=H) : IN1 IN2 OUT L L H L H H H L H H H L Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 1

2 Zalety układów TTL: duża szybkość przełączenia duży współczynnik powielania logicznego małe impedancje wyjściowe w stanie L i H pojedyncze źródło napięcia zasilania duża odporność na zakłócenia praca w szerokim zakresie temperatur duża pewność działania Wady układów TTL: wejścia układów TTL w stanie niskim są źródłem prądu, utrudnia to stosowanie układów opóźniających RC układy TTL wymagają napięcia zasilania: +5V ±5% przy stosunkowo dużym poborze mocy ponieważ ich stopnie wyjściowe wytwarzają w chwilach przełączeń szpilki prądu zasilającego o dużym natężeniu, wymaga to hojnego szafowania pojemnościami zwierającymi szpilki (najlepiej w liczbie jednego kondensatora 0,1μ F ) Realizacja standardowej bramki NAND w technologii TTL typu 7400 Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 2

3 OPRACOWANIE POMIARÓW 1.1. Dla jednej z bramek logicznych układu UCY7400 badano charakterystykę Uout = f( Uin) (zależność napięcia wyjściowego U out od napięcia wejściowegou in ). Pomiaru dokonano dla następującego zakresu napięć wejściowych 0 2,5V. Wejścia pozostałych bramek zostały zwarte do masy. W pierwszej kolumnie poniższej tabeli znajduje się wartość napięcia wejściowego, w drugiej wartość napięcia wyjściowego. Uin [V] Uout [V] 0,007 3,94 0,300 3,93 0,500 3,92 0,600 3,85 0,700 3,72 0,800 3,59 0,900 3,45 1,000 3,31 1,100 3,12 1,200 2,80 1,250 2,62 1,300 1,82 1,350 1,32 1,400 0,97 1,410 0,95 1,420 0,41 1,430 0,29 1,440 0,03 1,450 0,03 1,500 0,03 2,000 0,03 2,500 0,03 tabela 1.1 rezultaty pomiaru zależności U od U out in ; Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 3

4 Zależność Uout=f(Uin) Uout [V] 4,5 4,0 3,5 3,0 2,5 HIGH LOW 2,0 1,5 1,0 0,5 0,0 0 0,2 0,4 0,6 0,8 1 1,2 1,4 1,6 1,8 2 2,2 2,4 2,6 2,8 Uin [V] pomiary wykres 1.1 Na powyższym wykresie można zauważyć, że stan wysoki odpowiada napięciu na wyjściu U 4V (znaczony jako stan HIGH), a stan niski odpowiada wartości U = 0, 03V out (oznaczony jako LOW). in Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 4

5 1.2. Dla jednej z bramek badano charakterystykę I = f( U ). Napięcie wejściowe zmieniane było w zakresie 0 2,5V Wejścia pozostałych bramek były zwarte do masy. cc jednocześnie mierząc prąd wpływający I cc. in Dodatkowo w celu otrzymania prądu pobieranego przez jedną bramkę zmierzono prąd wszystkich bramek zwartych do masy, podzielono ten wynik przez 4 (ilość bramek w układzie) i pomnożono przez 3 (ilość bramek zwartych do masy podczas pomiaru). Prąd wszystkich bramek zwartych do masy: I cc0 = 4,1mA W pierwszej kolumnie poniższej tabeli znajduje się wartość napięcia wejściowego, w drugiej zmierzony prąd, a w trzeciej prąd pobierany przez jedną bramkę ( I 3 c1 = Icc I 4 cc ). 0 Uin [V] Icc [ma] Ic1 [ma] 0,007 4,10 1,03 0,300 4,04 0,97 0,500 4,00 0,93 0,600 4,02 0,95 0,700 4,08 1,01 0,800 4,14 1,07 0,900 4,20 1,13 1,000 4,27 1,20 1,100 4,34 1,27 1,200 4,43 1,36 1,250 4,56 1,49 1,300 11,83 8,76 1,350 18,18 15,11 1,400 24,60 21,53 1,410 25,30 22,23 1,420 29,10 26,03 1,430 29,60 26,53 1,440 6,30 3,23 1,450 6,30 3,23 1,500 6,30 3,23 2,000 6,30 3,23 2,500 6,30 3,23 tabela 1.2 rezultaty pomiaru zależności I od cc U out Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 5

6 Zależność Icc=f(Uin) Icc [ma] ,5 1 1,5 2 2,5 3 Uin [V] pomiary wykres 1.2 Dla stanu wysokiego bramka pobiera prąd I 1 1 większy i wynosi I 1 3 c ma w czasie przełączania tranzystorów c ma, a w stanie niskim pobór jest. Można łatwo zauważyć, że maksymalny prąd jest pobierany 2. Sprawdzenie tablicy prawdy dla bramki NAND. Jako logiczne zero wejście zwierano do masy, a jako logiczne jeden wejście zwierano do linii zasilania (5V). wejście A [V] wejście B [V] wyjście Y [V] 0 0 3, , , ,03 tablica 2 tablica prawdy dla bramki NAND Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 6

7 3. Odpowiedź bramki na impuls prostokątny odpowiedź bramki na impuls prostokatny U [V] t [ns] impuls prostokątny odpowiedź bramki wykres 2 odpowiedź bramki na impuls prostokątny Na wykresie 2 przedstawiono odpowiedź bramki NAND na sygnał prostokątny. Za pomocą oscyloskopu odczytano czas propagacji t phl oraz czas opadania impulsu t olh : tphl tolh = 14,4ns = 8,8ns Podobnie postąpiono ze zboczem opadającym sygnały wyjściowego. Czas t plh to czas propagacji, a t nhl to czas narastania zbocza: tplh tnhl = 20,8ns = 23,2ns Średni czas propagacji można policzyć za pomocą średniej arytmetycznej t phl i t plh : tpśr = 17,6ns Świadczy to o szybkości bramek NAND wykorzystywanych przy budowie szybkich układów cyfrowych. Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 7

8 4. Badanie działania układu złożonego z 7 inwerterów. Układ jest realizowany przez dwa układy UCY7400. schematyczne przedstawienie układu siedmiu inwerterów realizacja układu na płytce montażowej Czas trwania sygnału obserwowanego na wyjściu układu to ti = 66,4ns. Znając ten czas oraz liczbę inwerterów w układzie można w prosty sposób obliczyć średni czas propagacji sygnału przez jeden inwerter: ti t = 9, 49ns iśr 7 Impuls podawany na wejściu układu potrzebuje więcej czasu na przejście przez 7 inwerterów i dotarcie do bramki niż impuls biegnący bezpośrednio do niej. Ponieważ jest nieparzysta ilość inwerterów na drugim wejściu dostajemy impuls przeciwny logicznie, ale ze względu na opóźnienie inwerterów, przez krótki okres czasu na wejściach bramki NAND jest ten sam stan logiczny, co powoduje powstanie na wyjściu stanu L. Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 8

9 5. Badanie działania generatora. Układ jest realizowany za pomocą dwóch układów UCY7400. schematyczne przedstawienie generatora realizacja układu na płytce montażowej Za pomocą oscyloskopu wyznaczono okres generowanego impulsu: T = 135ns W celu wyznaczenia średniego czasu propagacji należy podzielić okres T przez 14 (7 inwerterów): T t = 9,6ns pśr 14 Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 9

10 6. Badanie działania multiwibratora monostabilnego. schematyczne przedstawienie multiwibratora monostabilnego Dla wartości R = 10kΩ oraz C = 1nF zmierzono wartość napięcia w punktach od A do F (rysunek powyżej). Wyniki zestawiono w tabeli: U [V] A 2,00 B 1,88 C 1,06 D 2,45 E 3,14 F 0,61 Następnie wyznaczono czas trwania impulsów wyjściowych dla różnych wartości rezystora R i kondensatora C. Wyniki zestawiono w poniższych tabelach: R [Ω] 100 C [nf] 10 t [ns] 314 R [Ω] 100 C [nf] 100 t [ns] 522 R [Ω] 100 C [μf] 1 t [μs] 4,92 Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 10

11 WNIOSKI Układy serii TTL pomimo swoich zalet ustępują innym technologiom używanym w układach o dużej komplikacji i jednocześnie małych wymiarach. Wynika z tego zminimalizowane zużycie prądu. Układy TTL pobierają znaczne zużycie energii (polaryzacja tranzystorów) co pokazało ćwiczenie 1.2. Powoduje to nadmierne grzanie się układów, które jest wielce niepożądane przy budowie mikroprocesorów. Największy pobór prądu zaobserwowano w czasie przełączania tranzystorów (wykres 1.2), a dokładnie mówiąc przeładowania pojemności. Na podstawie ćwiczenia 1.1 oraz 2 zaobserwowano, że układy TTL nie trzymają na wejściach dokładnych stanów logicznych. Dzięki temu otrzymano pewne marginesy dla sygnałów wejściowych, które nie mają czystego stanu logicznego. Z drugiej strony na wyjściu otrzymujemy bardzo dokładne stany logiczne. Dodatkowo za pomocą bramek NAND można realizować dowolne funkcje logiczne, co jest dowodem ich uniwersalności w zastosowaniach. LITERATURA 1) Układy Półprzewodnikowe U.Tietze, C.Schenk; ZAŁĄCZNIKI 1) zestaw wyników pomiarów z laboratorium; Jarosław Mróz, Jacek Mostowicz Układy logiczne TTL 11