Procesory osadzone ETD 7211 W

Transkrypt

1 Procesory osadzone ETD 7211 W

2 Przypomnienie Barrel shifter Instrukcje warunkowe ARM magistrale połączeniowe GPIO FGPIO

3 ARM7 - przesuwnik bitowy (ang. Barrel shifter) Barrel shifter wielopozycyjny przesuwnik bitowy, wykonujący przesunięcia arytmetyczne, logiczne oraz rotacje użytego w rozkazie operandu. Co daje: uzupełnia możliwości rdzenia o brakujące na liście rozkazów przesunięcia i rotacje, służy do skalowania jednego z argumentów w rozkazach arytmetycznych i logicznych (operacje mnożenia/dzielenia przez potęgę liczby 2 bez potrzeby wykonywania osobnej operacji) Rd rejestr przeznaczenia, Rn, Rm rejestry źródłowe 3

4 ARM7 - przesuwnik bitowy (ang. Barrel shifter) Użycie przesuwnika bitowego zdefiniowane jest w 2 operandzie, za pomocą dodatkowego mnemonika kodującego Słowo wejściowe: a 3 a 2 a 1 a 0 Rn Rm LSL LSR ASR przesunięcie logiczne w lewo a 2 a 1 a 0 0 przesunięcie logiczne w prawo 0 a 3 a 2 a 1 przesunięcie arytmetyczne w prawo 0 a 3 a 2 a 1 5 bitowa stała natychmiastowa, lub 8 najmłodszych bitów rejestru specyfikującego ROR rotacja w prawo a 0 a 3 a 2 a 1 RRX Rotacja w prawo z uwzględnieniem flagi C, flaga C jest wsuwana do najstarszego bitu rejestru Rm, zaś najmłodszy bit rejestru Rm jest przesuwany do C 4 SUB R4, R5, R6, ASR #2 ASR - przesunięcie operandu w rejestrze R6 MOV R4, #0 MOV R5, #100 MOV R6, #16 Jaka wartość zostanie umieszczona w rejestrze R4?

5 ARM7 - przesuwnik bitowy (ang. Barrel shifter) SUB R4, R5, R6, ASR #2 ASR - przesunięcie operandu w rejestrze R6 MOV R4, #0 MOV R5, #100 MOV R6, #16 W rejestrze R4 zostanie umieszczona wartość??? R4 R5 R R6, ASR #2 5 R6 4 SUB R4, R5, R6 R R4 = R5 - R

6 LPC sterowanie portami wyjściowymi - UM10211 Chapter 8 Układów LPC2368 posiada 4 porty I/O, Każda z linii może spełniać jedną z wielu funkcji np.: 6

7 LPC sterowanie portami wyjściowymi - UM10211 Chapter 9 GPIO P0.0 RD1 TXD3 SDA P0.0/RD1/TXD3/SDA1 PINSEL0 bity 1 0 RESET 0x s158 7 Stany Opis funkcji 00 domyślnie, port GPIO 01 odbiornik linii CAN, RD1 10 nadajnik UART, TXD3 11 Linia danych I2C, SDA1 Za wybór odpowiedniej funkcji linii wyjściowej odpowiada odpowiedni rejestr PINSELx, a dokładniej bity 1 i 0 Po włączeniu zasilania i po każdym resetowaniu układu wszystkie linie I/O działają jako GPIO (General Purpose Input/Output)

8 GPIO Magistrala Local Bus ARM 7TDMI nfiq nirq Kontroler przerwań VIC PLL F XTAL F CLK Magistrala AHB SRAM Flash Most AHB/VPB RAM USB, Ethernet Magistrala VPB (VLSI Peripheral Bus) Szybkie porty GPIO ADC, CA, PWM, SPI, I2C, RTC, USB, Timer porty GPIO

9 PORT P0 LPC sterowanie portami wyjściowymi - UM10211 Chapter 9 IOPIN0 P0.0/RD1/TXD3/SDA1 IODIR0 IOCLR0 IOSET0 Każda linia I/O jest sterowana za pomocą bitów w rejestrach: 9 IODIR odpowiada za kierunek portu: 1 wyjście, 0 - wejście IOPIN pozwala odczytać stan linii portu skonfigurowanego jako wejście, zapis wartości powoduję zmianę stanu portu IOCLR odpowiada za zerowanie stanu linii wyjściowej IOSET odpowiada za ustawienie wartości 1 na linii wyjściowej

10 GPIO Magistrala Local Bus ARM 7TDMI nfiq nirq Kontroler przerwań VIC PLL F XTAL F CLK Magistrala AHB SRAM Flash Most AHB/VPB RAM USB, Ethernet Magistrala VPB (VLSI Peripheral Bus) Szybkie porty GPIO ADC, CA, PWM, SPI, I2C, RTC, USB, Timer porty GPIO

11 FGPIO Nieco inną odmianę wyjść GPIO stanowią szybie wyjścia FGPIO, (Fast General Purpose Input/Output), Szybkie linie/porty wyjściowe komunikują się z rdzeniem ARM za pośrednictwem szybkiej magistrali local bus.

12 LPC sterowanie portami wyjściowymi - UM10211 Chapter 9 FIOnDIR rejestr kierunku FIOnPIN odczyt wartości panującej na porcie, zapis do tego rejestru zmienia stan portu FIOnSET ustawienie wartości 1 na danym pinie portu FIOnCLR ustawienie wartości 0 na danym pinie portu FIOnMASK rejestr maski portu, pozwala na określenie, które linie portu mogą być zmienione, zapis i odczyt jest możliwy tylko do/z tych linii portu, które odpowiadają bitom rejestru o wartości 0 Więcej rejestrów obsługi niż w GPIO IOPIN0 = (IOPIN0 && 0xFFFF00FF) 0x0000A500 FIO0MASK = 0xFFFF00FF; FIO0PIN = 0x0000A500; 12

13 AVR vs ARM ATmega ARM CLK 16 MHz 60 MHz Czas 1-CLK ~62 ns ~17 ns Czas zmiany I/O 1 CLK Klika CLK (4xCLK = ~66 ns)

14 Ciekawostka o GPIO Operowanie na 32-bitowych słowach Każdy GPIO ma: 4 pary rejestrów 8-bitowych 2 pary rejestrów 16-bitowych 8bit: FIO0DIR FIO0DIR0, FIO0DIR1 FIO0DIRn 16bit: FIO0DIRL (P0.0...P0.15), DI0DIRH

15 Load and store

16 Programowanie Zapis w C: IOSET1=0x ; IOSET1 = (1 << 15) Pętla opóźniająca: for (i=0; i < , i++); Pętla nieskończona: while(1) lub for (; ;); W asemblerze już tak kolorowo nie jest, ponieważ: operuje się na adresach pamięci a nie na nazwach symbolicznych, zapalenie diody wygląda tak: załaduj do rejestru ogólnego przeznaczenia R0 adres rejestru kierunku IODIR, załaduj do innego rejestru ogólnego np. R1 konfigurację bitów, umieść wartość z R1 pod adresem R0 IODIR = 0xE IOSET = 0xE IOCLR = 0xE C IOPIN = 0xE LDR R0, =0xE LDR R1, =(1<<15) STR R1, [R0]

17 Rozkazy przesłań z/lub do pamięci Do przesyłania danych pomiędzy rejestrami a pamięcią służą rozkazy: LDR Load Register: LDR Rd, adres STR Store Register: STR Rz, adres Adres zawiera: adres bazowy znajdujący się w jednym z rejestrów ogólnych R lub licznik rozkazów PC (mowa o adresowaniu względnym), przesunięcie względem adresu bazowego Wszystkie operacje wykonywane są na rejestrach a nie na pamięci!

18 Jak to działa LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Rejestry 0x x0000 0A00 R0 R1 LDR R5, [R1] 0xFFFF FFFF R2 Pamięć 0xFEED C0DE R3 0x R4 0xAAAA AAAA 0x FC 0x0000 BEAD R5 0x0000 BEAD 0x0000 0A00 0x x0000 0A04 R15

19 Jak to działa LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Rejestry 0x x0000 0A00 R0 R1 STR R3, [R1] 0xFFFF FFFF R2 Pamięć 0xFEED C0DE R3 0x R4 0xAAAA AAAA 0x FC 0x0000 BEAD R5 0x0000 BEAD 0x0000 0A00 0x x0000 0A04 R15

20 Jak to działa LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Rejestry 0x x0000 0A00 R0 R1 STR R3, [R1] 0xFFFF FFFF R2 Pamięć 0xFEED C0DE R3 0x R4 0xAAAA AAAA 0x FC 0x0000 BEAD R5 0x0000 BEAD 0xFEED C0DE 0x0000 0A00 0x x0000 0A04 R15

21 Jak to działa LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Rejestry 0x x0000 0A00 R0 R1 STR R6, [R1,4] 0xFFFF FFFF R2 Pamięć 0xFEED C0DE R3 0x R4 0xAAAA AAAA 0x FC 0x0000 BEAD R5 0x0000 BEAD 0xFEED C0DE 0x0000 0A00 0x R6 0x x0000 0A04

22 Przykład zastosowania LDR i STR LDR R0, =0xE LDR R1, =0xE LDR R2, =0xE002800C R0 IODIR - kierunek R1 IOSET ustawianie R2 IOCLR - zerowanie LDR R3, =0x R3 ustawienie bitu // Kod do wykonania STR R3, [R0] STR R3, [R1] STR R3, [R2] Ustawianie kierunku wyj Zapalanie diody Gaszenie diody

23 Rozkazy przesłań z/lub do pamięci Przesunięcie adresu można realizować: za pomocą wartości natychmiastowej, względem wartości w rejestrze, skalując wartość w rejestrze. Główne tryby adresowania: indeksowany, z preindeksowaniem, z postindeksowaniem.

24 Tryb indeksowany - do wartości bazowej dodajemy/odejmujemy przesunięcie LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Postać ogólna argumentu adres:

25 Tryb preindeksowany - do wartości bazowej dodajemy/odejmujemy przesunięcie, dodatkowo rejestr bazowy zostaje uaktualniony LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Postać ogólna argumentu adres:

26 Tryb postindeksowany - do wartości bazowej dodajemy/odejmujemy przesunięcie, dodatkowo rejestr bazowy zostaje uaktualniony LDR Load Register: LDR Rd, [adres = Rb] STR Store Register: STR Rz, [adres = Rb] Postać ogólna argumentu adres:

27 Przerwania

28 Rodzaje przerwań w układach ARM Przerwania ARM Programowe SWI SWI - Software Interrupt IRQ - Interrupt Request FIQ - Fast Interrupt Request Timer, ADC, External Interrupt, DMA. itp szybkie Sprzętowe IRQ, FIQ wektorowe niewektorowe

29 System przerwań w układach ARM - obsługa przerwań/wyjątków W momencie wystąpienia wyjątku: zawartość CPSR wędruje do SPSR_<mode> ustawione zostają odpowiednie bity zmianie ulega tryb pracy w razie potrzeby blokowane są przerwania adres powrotu w LR_<mode> Aby powrócić, obsługa wyjątku przywraca CPSR z SPSR_<mode> przywraca PC z LR_<mode> 0x1C 0x18 0x14 0x10 0x0C 0x08 0x04 0x00 FIQ IRQ (Reserved) Data Abort Prefetch Abort Software Interrupt Undefined Instruction Reset Tablica wektorów

30 VIC kontroler przerwań Magistrala Local Bus ARM 7TDMI nfiq nirq Kontroler przerwań VIC PLL F XTAL F CLK Magistrala AHB SRAM Flash Most AHB/VPB RAM USB, Ethernet Magistrala VPB (VLSI Peripheral Bus) Szybkie porty GPIO ADC, CA, PWM, SPI, I2C, RTC, USB, Timer porty GPIO

31 System przerwań w układach ARM Rdzeń ARM 7TDMI nfiq nirq Kontroler przerwań VIC FIQ wektorowe IRQ nie wektorowe IRQ źródła przerwań, np. peryferia VIC Vector Interrupt Controller IRQ - Interrupt Request FIQ - Fast Interrupt Request wyjścia przerwań z kontrolera VIC

32 Klasyfikacja przerwań Wszystkie przerwania, które nie zostały zakwalifikowane jako szybkie FIQ lub wektorowe IRQ są przerwaniami nie wektorowymi IRQ. do obsługi przerwań FIQ implementuje się jedną procedurę, do obsługi każdego przerwania wektorowego (16) tworzy się osobną procedurę - priorytet zależny od numeru, do obsługi przerwań nie-wektorowych przeznacza się jedną procedurę, która powinna rozpoznać źródło przerwania na podstawie zawartości rejestrów kontrolera VIC

33 System przerwań w układach ARM Kontroler VIC (Vectored Interrupt Controller) możliwość obsługi 32 przerwań, każde przerwanie można przyporządkować do FIQ lub IRQ, możliwość blokowania przerwań w rejestrze CPSR flaga F oraz I nfiq nirq Kontroler przerwań VIC FIQ Wektorowe IRQ Niewektorowe IRQ

34 System przerwań w układach ARM - przerwania wektorowe VIC wprowadza efektywny mechanizm przerwań wektorowych Wykonanie poleceń w momencie ich zgłoszenia (przez posiadanie własnej procedury każdego z przerwań) VIC ma 16 slotów (wektorów) Przypisanie dowolnego kanału przerwania (#0 #31)

35 System przerwań w układach ARM - rejestry kontrolera przerwań nfiq VICIRQStatus VICFIQStatus Status przerwania nirq Kontroler przerwań VIC VICRawIntr VICIntSelect VICIntEnable VICInEnClr VICSoftInt VICSoftIntClear Rejestracja przerwań zgłoszonych do obsługi Rejestr wyboru przerwania jako FIQ, IRQ Rejestr włączający/wyłączający przerwanie, należy ustawić bit odpowiadający numerowi kanału Programowa symulacja przerwań VICProtection Zabezpieczenie przed modyfikacją rej. VICSWPriorityMask Rejestr maskujący przerwanie progr. VICAddrress VICVecAdress0 32 Rejestr w którym w chwili zgłoszenia przerwanie umieszczony jest adres podprogramu Sloty w których umieszczono adresy podprogramów obsługi przerwań IRQ VICVecPriority0/Cntl0 32 Nadanie priorytetu przerwań wektorowych, możliwe 16 przerwań, priorytet 0 najważniejszy

36 System przerwań w układach ARM - rejestry kontrolera przerwań Mała uwaga: rejestr VIC: VICVectCntln (LPC2000) w dokumentacji występuję również jako: rejestr VIC: VICVectPriorityn (LPC23xx/24xx)

37 System przerwań w układach ARM - źródła przerwań kontrolera VIC

38 System przerwań w układach ARM - źródła przerwań kontrolera VIC

39 System przerwań w układach ARM - przerwania wektorowe Przerwania wektorowe wymagają przypisania przerwań do slotów. Każde z przerwań. Każdy slot konfigurowany jest 2 rejestrami: VICVectAddrn i VICVectCntln przypisanie do slotu procedury obsługi przerwania przypisanie źródła przerwania do slotu VICVectAddr VICVectPriorityn

40 System przerwań w układach ARM - szybkie przerwania FIQ Program obsługi przerwania FIQ jest tylko jeden Każde źródło może być zakwalifikowane jako szybkie przerwanie FIQ - VICIntSelect, W rejestrze VICFIQStatus możliwe jest sprawdzenie źródła przerwania W rejestrze VICIntEnable należy przerwanie odblokować Procedura obsługi przerwania FIQ: wystąpienie FIQ powoduje skok do adresu 0x C tu rozpoczyna się podprogram obsługi, przed wyjściem należy skasować flagę urządzenie zgłaszającego przerwanie void FIQ_Handler fiq { // wyczyszczenie źródła przerwania // procedura, ciało funkcji // aktualizacja VIC, Vector Address Register } //obsługa przycisku na pinie P2.11 EINT1 PINSEL4 = 0x ; VICIntSelect = 0x ; VICIntEnable = 0x ; void FIQ_Handler fiq { // dowolna funkcja obsługi EXTINT = 0x }

41 System przerwań w układach ARM - szybkie przerwania FIQ PINSEL4 PINSEL4 = 0x ; Stany Opis funkcji 00 domyślnie, port GPIO 01 funkcja 1 10 funkcja 2 11 funkcja 3

42 System przerwań w układach ARM - szybkie przerwania FIQ VICIntSelect, VICIntEnable Ustaw kanał 15 VIC (EINT1) VICIntSelect = 0x ; Odblokowanie przerwania VICIntEnable = 0x ;

43 System przerwań w układach ARM - szybkie przerwania FIQ EXTINT Zerowanie flagi przerwania EXTINT = 0x

44 System przerwań w układach ARM - przerwania wektorowe IRQ przypisanie kanału przerwania źródła przerwania Slot 0 Slot 1 Slot 15 VICVecCntl0 VICVecAddr0 VICVecCntl1 VICVecAddr1 VICVecCntl15 VICVecAddr15 VICAddrress adres procedury obsługi przerwania Wystąpienie przerwania o najwyższym priorytecie powoduje przepisanie zawartości rejestru VICVecAddrn do VICAddrress. W chwili wystąpienia przerwania wektorowego procesor przechodzi w tryb IRQ i wykonuje skok do adresu 0x Warunkiem obsługi przerwania jest załadowanie zawartości rejestru VICAddrress do PC

45 System przerwań w układach ARM - obsługa przerwań w C void IRQ_Handler irq { // wyczyszczenie źródła przerwania // procedura, ciało funkcji // aktualizacja VIC, Vector Address Register } irq void IRQ_Handler (void) { // wyczyszczenie źródła przerwania // procedura, ciało funkcji // aktualizacja VIC, Vector Address Register } Aby opuścić przerwania np. IRQ, należy: sprawdzić czy flaga przerwania urządzenia zgłaszającego przerwanie jest wyczyszczona, wyzerować rejestr VICVecAddr. Te czynności kończą obsługę przerwania i umożliwiają obsługę kolejnego.

46 System przerwań w układach ARM - obsługa przerwań wektorowych w C //obsługa przycisku na pinie P2.11 EINT1 PINSEL4 = 0x ; VICIntSelect = 0x ; VICVecAddr0 = (unsigned) EXTINTVectoredIRQ; VICVectPriority0 = 0x ; VICIntEnable = 0x ; //EXTINT=(1<<13); pin P2.11 jako EINT1 przypisanie adresu ustawienie priorytetu odblokowanie przerwania EINT1 void EXTINTVectoredIRQ (void) irq { // dowolna funkcja obsługi EXTINT = 0x ; VICVecAddr = 0x ; zerowanie flagi przerwania zerowanie Vector Addres Register }

47 System przerwań w układach ARM - przerwania programowe Przerwanie programowe wiąże się z wykonaniem instrukcji SWI #n Wykonanie tej instrukcji powoduje wywołanie podprogramu z pod adresu 0x jest to skok Tego rodzaju przerwanie nie mają nic wspólnego z VIC Instrukcja SWI może pojawić się w dowolnym miejscu programu void SWI_call1 (void) swi(5); void SWI_call2 (void) swi(11); int main (void) { } while(1){ } delay(1); SWI_call1(); delay(1); SWI_call2();

48 System przerwań zewnętrznych

49 System przerwań w układach ARM Aby obsługa przerwania FIQ była możliwa, należy: w pliku Startup.s zmodyfikować instrukcje definiujące etykiety procedury obsługi przerwań i wielkość stosu dla tej procedury FIQ_Stack_Size EQU 0x ; ; FIQ_Addr DCD MyFIQ_Handler ; ; ;FIQ_Handler B FIQ_Handler IMPORT MyFIQ_Handler B MyFIQ_Handler

50 Dziękuję za uwagę