Tarnów. nowoczesne technologie. Tarnów - 27 marca 2007 r.
|
|
- Karol Wójtowicz
- 8 lat temu
- Przeglądów:
Transkrypt
1 Tarnów i nowoczesne technologie Tarnów - 27 marca 2007 r.
2 Akceleracja obliczeń w ultraszybkich zastosowaniach Prof. Kazimierz Wiatr Senator RP Przewodniczący Komisji Nauki, Edukacji i Sportu Dyrektor ACK Cyfronet AGH Przewodniczący Rady Konsorcjum Pionier
3 Dzisiejsze wymagania systemów obliczeniowych szybkość!!!! cena wielkość niezawodność
4 Szybkość komputerów wczoraj dziś jutro
5 Metody zwiększania szybkości pracy komputerów szybszy zegar optymalizacja kodu wiele procesorów architektura wewnętrzna sprawne otoczenie procesora
6 Rodzaje komputerów komputery osobiste superkomuptery architektury specjalizowane
7 Akceleracja obliczeń g zbyt długie czasy obliczeń w procesorach GPP i DSP oraz komputerów HPC g poszukiwanie przyspieszenia-akceleracji obliczeń g ograniczenie rodzaju obliczeń i ich aplikacji g poszukiwanie nowych jakościowo metod szybkiej realizacji algorytmów S = t sys_klasycznego / t sys_specjalizowanego
8 Akceleracja obliczeń w systemach wieloprocesorowych Dla systemów wieloprocesorowych (Prawo Amdahl a) S = (s + p) / (s + p/n) gdzie: s - czas algorytmu w części szeregowej programu p - czas algorytmu w części równoległej
9 Akceleracja obliczeń w systemie wieloprocesorowym S (n) s = 0% s = 5% s = 10% s = 15% 0 liczba procesorów (n)
10 Potrzeby obliczeniowe systemy on-line systemy off-line np. obliczenia symulacyjne DNA (ok.100 procesorów Itanium2): 20 atomów - 3 godziny 200 atomów - 34 lata np. medycyna z interakcją itp.
11 Sprzętowe metody akceleracji obliczeń Systemy obliczeniowe Wpływ architektury systemu na szybkość obliczeń Specjalizowane procesory sprzętowe Implementacja w układach FPGA Parametryzacja implementacji Rekonfigurowalne systemy obliczeniowe Dedykowane użytkownikowi platformy CCM Hardware/Software CoDesign Elementy IP Szybkość pracy systemów obliczeniowych
12 Kierunki badawcze poszukiwanie przyspieszenia obliczeń ograniczenie rodzaju obliczeń i ich aplikacji poszukiwanie nowych jakościowo metod szybkiej realizacji algorytmów poszukiwania w 2 kierunkach: specjalizowane elementy obliczeniowe - procesory dedykowane połączenia tych elementów - architektura prace badawcze oprzeć na realnych możliwościach implementacji w dostępnych technologiach
13 Sprzętowa akceleracja obliczeń wielkie ilości przetwarzanych danych bardzo szybkie systemy obliczeniowe algorytmy zdominowane przez dane algorytmy zdominowane przez instrukcje
14 Liczba przesłań operandów w operacjach przetwarzania obrazów OPERACJA 1 PIKSEL 1 OBRAZ 1 SEKUNDA LUT MEDIANA KONWOLUCJA 3x
15 Liczba operacji w przetwarzaniu obrazów (w czasie 1 s) OPERACJA MNOŻENIA DODAWANIA PRZESŁANIA PORÓWNANIA LUT MEDIANA MEDIANA KONWOLUCJA 3x
16 Architektura MISD specjalizowanych procesorów sprzętowych FPGA FPGA FPGA JS JS... JS SR SR SR A/C SD SD SD JP JP JP SD PAMIĘĆ VIDEO SD BUS
17 Schemat blokowy architektury potokowej DePiAr L Sygnały Przerwan Procesor Dane Video WEJŚCIE P P P WYJŚCIE Sygnały Sterujące Magistrala Danych [8 bitów] Magistrala Adresowa [13 bitów] Magistrala VME
18 Moduł z architekturą potokową DePiAr
19 Architektura potokowa DePiAr Zalety: minimalizacja czasu transmisji minimalizacja czasu obliczeń przez dedykowane procesory sprzętowe procesory są autonomiczne: elastyczna zmiana kolejności operacji niezależne projektowanie procesorów implementacja w dowolnym otoczeniu sprzętowym dostęp do procesorów z zewnętrznej magistrali: dynamiczna zmiana parametrów przetwarzania dynamiczna rekonfiguracja kolejności operacji Wymagania: kolejnoliniowy sygnał wizyjny szybka transmisja na wyjściu potoku konieczność zachowania wymogów czasowych: jednakowe opóźnienia dla danych i sygnałów sterujących opóźnienie wielokrotnością czasu trwania piksela
20 Czasy realizacji operacji wizyjnych: DePiAr, DSP i GPP System Histogram Odejmowanie Konwolucja 3 3 Mediana LUT DePiAr 15 MHz 66,0 ns 132,0 ns 102,0 μs 68,0 μs 66,0 ns 198,0 ns 198,0 ns TMS320C80 4,3 ms 5,4 ms 19,4 ms 10,7 ms Dedykowany moduł Pentium II 466 MHz 4,0 ms 2,7 ms 6,8 ms 3,0 ms Akceleracja
21 Implementacja w układach FPGA
22 Parametryzacja implementacji w układach FPGA parametryzacja szybkości pracy parametryzacja użytych zasobów układu FPGA automatyczna generacja kodu VHDL optymalizacja implementacji struktur obliczeniowych DA
23 Dobór struktury elementów obliczeniowych układy mnożące bezmnożne MM układy mnożące LM z pamięcią LUT układy ze stałym współczynnikiem KCM układy ze zmiennym współczynnikiem VCM układy z dynamiczną rekonfiguracją DKCM
24 System z wielokrotnym wykorzystaniem do obliczeń jednego układu FPGA FPGA Linia transmisyjna FPGA A C C A Kamera Przyjęcie danych Kompresja Wstępne przetworzenie Modulacja Pamięć konfiguracyjna
25 Parametry rekonfiguracji układów FPGA Seria układu Komórki CLB Bramki [ 1000] Czas rekonfig. Rekonfig. częściowa Flex [ms] Flex [ms] Flex [ms] XC ,5 10 [ms] XC [ms] XC4000EX/XL [ms] XC ,2 [ms] Y Spartan [ms] Virtex ,1 [ms] Virtex II [ms] Y AT [ms] Y AT40K [ms] Y QL [ms] DY [ms]
26 Systemy CTR i RTR systemy rekonfigurowane przed wykonaniem całości obliczeń CTR (ang. Compile Time Reconfigurable), systemy rekonfigurowane w trakcie obliczeń w celu wielokrotnego wykorzystania tego samego sprzętu dla realizacji różnych fragmentów realizowanego algorytmu RTR (ang. Run Time Reconfigurable).
27 Efektywność stosowania systemów CTR i RTR f = T T R O E E RTR CTR max 1 f
28 Dedykowane użytkownikowi platformy obliczeniowe CCM Custom Computing Machines Elasty czność CISC RISC DSP CCM FPGA/CPLD Specjalizowane moduły ASIC Wydajność Wydajność a elastyczność układów obliczeniowych
29 Architektura karty procesorowej w systemie Splash2 SBus Poprzednia karta 36 M0 M1 M2 M3 M4 M5 M6 M7 M8 X1 X2 X3 X4 X5 X6 X7 X8 SIMD 36 X0 Matryca krzyżowa (crossbar switch) RBus 36 X16 X15 X14 X13 X12 X11 X10 X9 Następna karta 36 M16 M15 M14 M13 M12 M11 M10 M9
30 Implementacja detekcji obiektów i etykietowania Buforowanie danych Oznaczanie Scalanie Scalanie PE-0 PE-1 PE-2 PE-3 PE-4 PE-5 PE-6 PE-7 PE-8 Wejście wideo Wyjście wideo PE-16 Układy niewykorzystywane PE-15 PE-14 PE-13 PE-12 PE-11 PE-10 PE-9 Formatowanie danych wyjściowych
31 Implementacja transformacji Hough a Wejście wideo LUT i szeregowanie Hough P1 Hough P2 Hough P3 Hough P4 Hough P5 Hough P6 PE-0 PE-1 PE-2 PE-3 PE-4 PE-5 PE-6 PE-7 PE-8 Bufor wejścia Wyjście wideo PE-16 PE-15 PE-14 PE-13 PE-12 PE-11 PE-10 PE-9 Hough P14 Hough P13 Hough P12 Hough P11 Hough P10 Hough P9 Hough P8 Hough P7
32 Implementacja szybkiej transformaty Fouriera FFT Podwójne buforowanie Bank 1 lewy renumeracja Algorytm Butterfly PE-0 PE-1 PE-2 PE-3 PE-4 PE-5 PE-6 PE-7 PE-8 Wejście wideo Wyjście wideo PE-16 PE-15 PE-14 PE-13 PE-12 PE-11 PE-10 PE-9 Filtracja w dziedzinie częstotliwości Bank 2 prawy renumeracja
33 Projektowanie metodą Hardware/Software CoDesign Wczesne i późne rozdzielanie hardware u i software u w projektowaniu systemów a) b) Design Design Hardware Software Hardware Software
34 Hardware/Software CoDesign Kod źródłowy ( C ) Podział hardware/software Hardware (PLD, FPGA) Software (up, uc, DSP) Język opisu sprzętu (VHDL, Verilog) Język programowania (C, Asembler)
35 Wzrost pojemności układów programowalnych PLD RODZAJ FIRMA BRAMKI CLB I/O REJESTRY KONFIG. Classic Altera EEPROM Max5000 Altera EPROM Flex8000 Altera SRAM APEX 20k Altera SRAM APEX II Altera SRAM ACT2 Actel OTP A500k Actel AX2000 Actel ATV5100 Atmel EPROM ATK40k Atmel SRAM XC4000 Xilinx SRAM XC9500 Xilinx ISP(EEPROM) SPARTAN Xilinx SRAM VIRTEX Xilinx SRAM (2,5V) VIRTEX II Xilinx SRAM (2,5V) VIRTEX Pro Xilinx SRAM (1,5V)
36 Struktura układu FPGA serii Virtex-II Pro Pamięć blokowa BSRAM PowerPC Pamięć blokowa BSRAM Logika stała Logika rekonfigurowalna
37 Zasoby układów FPGA serii Virtex-II Pro Układ Rocket Power LC Slice Distr. RAM Mnożarki BSR DCM I/O I/O PC kb 18x18 kb XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP
38 Lokalizacja zasobów w układzie Virtex-II Pro
39 Przyłączenie wbudowanego procesora PowerPC do zasobów układu Virtex-II Pro
40 Blok łącz szeregowych Rocket I/O o przepustowości 3,125 Gb/s
41 Połączenie elementów IP poprzez interfejs IPIF z magistralą peryferyjną OPB i magistralą lokalną procesora PLB
42 Przyłączenie jednego z procesorów PowerPC 405 do magistrali lokalnej procesora PLB oraz układów peryferyjnych
43 Elementy IP - operacje przetwarzania obrazów Funkcja Biblioteka Firma Układ Użyte zasoby f [MHz] FFT/IFFT 1024 p-kty LogiCORE Xilinx XC2V % 100 FFT/IFFT 64 p-kty LogiCORE Xilinx XC2V % 100 FFT/IFFT 32 p-kty LogiCORE Xilinx XC2V % 110 FFT/IFFT 16 p-któw LogiCORE Xilinx XC2V % 130 2D DCT/IDCT AllianceCORE Barco-Silex XC2V % 133 2D FDCT AllianceCORE CAST XC2V % 83 2D DWT AllianceCORE CAST XC2V % 52 FIDCT AllianceCORE Telecom XCV % 78 MAC FIR LogiCORE Xilinx XCV % Dekoder Huffmana AllianceCORE CAST XC2V % 25 Dekoder Reed Solomon AllianceCORE Telecom XC2V % 61 TMS32025 DSP core AllianceCORE CAST XC2V % 63
44 Wzrost liczby tranzystorów w układach różnego typu FPGA Intel PowerPC AMD Lata
45 Mikroprocesor z rekonfigurowalnym koprocesorem Główny procesor Cache instrukcji Cache danych Globalna jednostka kontrolna Rejestry danych Matryca rekonfigurowalna Koprocesor rekonfigurowalny Interfejs jednostki
46
47 Potrzeby obliczeniowe systemów nieustannie rosną szybkość akwizycji 1000 do 5000 obrazów na sekundę rozdzielczość 128x128 i 256x256 napływ pikseli do 327,68 MHz (3,1 ns) standardowo 14,75 MHz (67,8 ns)
48 1280 x 1024 x 628 = 823 MHz ( Hz) 10 bitów/piksel
49 Logika rekonfigurowana za pomocą internetu wykorzystywana do akceleracji obliczeń Host PAVE SIF WindRiver PAVE Payload Upgrade Portal Target PAVE API WindRiver TCP / IP Network PAVE C++ Application PAVE API VxWorks RTOS VxWorks Board Support Package (BSP) Microprocessor FPGA
50 Infrastruktura informatyczna ACK Klaster PC RackSaver 2 TFLOPS Klaster IBM BladeCenter HS21-1,2 TFLOPS SGI Altix GFLOPS Klaster HP Integrity rx GFLOPS SGI Altix GFLOPS HP Integrity SuperDome - 48 GFLOPS SunFire ,2 GFLOPS SunFire V GFLOPS 2 x 10 Gbps 4,6 TFLOPS
51 Komputery Dużej Mocy Obliczeniowej KDMO
52 system operacyjny: Suse Linux Enterprise Server 9 konfiguracja: 128 procesorów Intel Itanium 2 z zegarem 1.5 GHz pamięć operacyjna 256 GB pamięć dyskowa 1,46 TB SGI Altix 3700 moc obliczeniowa 768 Gflops
53
54 Klaster komputerów PC 384 procesorów Xeon 440 GB pamięci operacyjnej 17.4 TB pamięci dyskowej moc obliczeniowa 2071 Gflops Klaster serwerów HP Integrity rx procesorów Intel Itanium2 56 GB pamięci operacyjnej 2 TB pamięci dyskowej moc obliczeniowa 291 Gflops
55 Klaster obliczeniowy IBM BladeCenter HS21 system operacyjny: Linux RedHat konfiguracja: 112 procesorów Intel Xeon Dual Core 2.66 GHz pamięć operacyjna: 448 GB pamięć dyskowa: 5TB moc obliczeniowa 1192 Gflops
56 SGI Altix 4700 system operacyjny: Suse Linux Enterprise Server 9 konfiguracja: 32 procesory Intel Itanium 2 z zegarem 1.66 GHz pamięć operacyjna 64 GB pamięć dyskowa 1,8 TB moc obliczeniowa 212 Gflops
57 Hierarchiczny system składowania danych
58 Hierarchiczny system składowania danych W ACK CYFRONET AGH serwery obliczeniowe i sieciowe przyłączone są do centralnego zasobu pamięci dyskowej o pojemności 130 TB Macierze dyskowe: HP XP TB HP EVA TB Biblioteki taśmowe: ATL pojemność 10 TB ATL pojemność 7 TB HP ESL712e - pojemność 280 TB
59 Wykorzystanie SGI Altix 3700 w roku 2006 w/g dyscyplin naukowych
60 Wykorzystanie SGI 2800 w roku 2006 w/g dyscyplin naukowych
61 Wykorzystanie SGI 2800 w roku 2005 w/g dyscyplin naukowych rolnictwo 2% inż.materiałowa 3% medycyna 3% fizyka 4% elektronika 9% budownictwo 1% geologia 1% informatyka 1% mechanika 1% metalurgia 1% chemia 74%
62 Wykorzystanie SGI 2800 w roku 2004 w/g dyscyplin naukowych inż.materiałow a 2% fizyka 1% rolnictw o 1% informatyka 3% biologia 4% medycyna 2% elektrotechnika 1% mechanika 1% elektronika 4% chemia 81%
63 Wykorzystanie SGI 2800 w roku 2003 w/g dyscyplin naukowych
64 Zestawienie oprogramowania aplikacyjnego Program SGI 2800 SGI Altix 3700 SUN Fire 6800 HP Super Dome SGI Onyx 300, SGI Octane/SE ABAQUS x x x x Accelrys/Insight II x Accelrys/Cerius2 x Accelrys/Catalyst x Accelrys/Quanta x ANSYS x x x ARC/INFO x ERDAS/IMAGINE x FIDAP x x FLUENT x x x x GAMESS x GAUSSIAN 03 x x MAPLE x x MATHEMATICA x MATLAB x x MSC/FATIGUE x x MSC/NASTRAN x x MSC/PATRAN x x OPERA-2d x x ORACLE x SAS x SYBYL x
65 Aplikacje chemiczne ACCELRYS InsightII - do modelowania dużych molekuł biologicznych Cerius2 - do modelowania małych molekuł i ciała stałego Quanta - do modelowania molekularnego przeznaczony z zakresu krystalografii Catalyst - pakiet do projektowania leków SYBYL - pakiet programów do modelowania i analizy struktur molekularnych. Celem oprogramowania jest budowanie, analiza i manipulacja molekułami. GAUSSIAN - system przeznaczony do obliczeń orbitali molekularnych przy użyciu metod półempirycznych i ab initio. GAMESS - wszechstronny pakiet do obliczeń chemii kwantowej.
66 SGI Altix 4700 i projekt Gaussian Pakiet Gaussian (82% obliczeń) Przyśpieszenie obliczeń kwantowo-chemicznych Operacje algebraiczne na macierzach
67 Problemy do rozwiązania Funktory FP Implementacja bibliotek BLAS i LAPACK Równoległe algorytmy operacji na macierzach Biblioteki softwer owe
68 SGI RASC Blade
69 SGI RASC Blade Pojedynczy moduł rekonfigurowany
70 SGI RASC Blade
71 RASC Technology
72 RASC Technology - NUMAlink
73 RASC Technology Różne konfiguracje pracy
74 Zagadnienia realizowane w ramach projektu Profiling Implementacja wytypowanych w profilingu funkcji Stworzenie własnego środowiska automatyzującego projektowanie oraz testowanie aplikacji HPTC
75 Prace badawczo-rozwojowe prowadzone obecnie przez Zespół Akceleracji Obliczeń Współpraca z wydziałem Chemii Teoretycznej UJ Rozwiązywanie równania Schroedingera metodą Hartree-Focka Potrzeba zrównoleglenia obliczeń funkcji najbardziej czasochłonnych oraz najczęściej pojawiających się, takich jak: Pierwiastek kwadratowy Eksponenta Logarytm Funkcja power Argumenty funkcji oraz uzyskane wyniki są zgodne ze standardem IEEE 754 double
76 Dziękuję za uwagę
Akceleracja obliczeń metodami sprzętowymi
Akceleracja obliczeń metodami sprzętowymi Kazimierz Wiatr Akademickie Centrum Komputerowe CYFRONET AGH email: k.wiatr@cyfronet.krakow.pl Dzisiejsze wymagania wobec komputerów szybkość!!!! cena wielkość
Bardziej szczegółowoAkceleracja obliczeń metodami sprzętowymi w ACK CYFRONET AGH. Prof. Kazimierz Wiatr
Akceleracja obliczeń metodami sprzętowymi w ACK CYFRONET AGH Prof. Kazimierz Wiatr Dyrektor ACK Cyfronet AGH 27 marzec 2009 r. Dzisiejsze wymagania systemów obliczeniowych szybkość!!!! cena wielkość niezawodność
Bardziej szczegółowoHigh Performance Computers in Cyfronet. Andrzej Oziębło Zakopane, marzec 2009
High Performance Computers in Cyfronet Andrzej Oziębło Zakopane, marzec 2009 Plan Podział komputerów dużej mocy Podstawowe informacje użytkowe Opis poszczególnych komputerów Systemy składowania danych
Bardziej szczegółowoProgramowalne Układy Logiczne Konfiguracja/Rekonfiguracja
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć
Bardziej szczegółowoWykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall
Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu
Bardziej szczegółowoCyfronet w CTA. Andrzej Oziębło DKDM
Cyfronet w CTA Andrzej Oziębło DKDM ACK CYFRONET AGH Akademickie Centrum Komputerowe CYFRONET Akademii Górniczo-Hutniczej im. Stanisława Staszica w Krakowie ul. Nawojki 11 30-950 Kraków 61 tel. centrali:
Bardziej szczegółowoBudowa komputera. Magistrala. Procesor Pamięć Układy I/O
Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz
Bardziej szczegółowoArchitektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC
Architektura Systemów Komputerowych Rozwój architektury komputerów klasy PC 1 1978: Intel 8086 29tys. tranzystorów, 16-bitowy, współpracował z koprocesorem 8087, posiadał 16-bitową szynę danych (lub ośmiobitową
Bardziej szczegółowoNauka i społeczeństwo informacyjne a nauczanie Jana Pawła II
Nauka i społeczeństwo informacyjne a nauczanie Jana Pawła II Tarnowskie Towarzystwo Naukowe 27 października 2009 r. (31 lat i 11 dni po Habemus Papam) Kazimierz Wiatr Akademickie Centrum Komputerowe CYFRONET
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoSprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer
Sprzęt komputerowy 2 Autor prezentacji: 1 prof. dr hab. Maria Hilczer Budowa komputera Magistrala Procesor Pamięć Układy I/O 2 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący
Bardziej szczegółowoBudowa komputera. Magistrala. Procesor Pamięć Układy I/O
Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz
Bardziej szczegółowoArchitektury komputerów Architektury i wydajność. Tomasz Dziubich
Architektury komputerów Architektury i wydajność Tomasz Dziubich Przetwarzanie potokowe Przetwarzanie sekwencyjne Przetwarzanie potokowe Architektura superpotokowa W przetwarzaniu potokowym podczas niektórych
Bardziej szczegółowoInfrastruktura PLGrid Nowa jakość usług informatycznych w służbie nauki
Infrastruktura PLGrid Nowa jakość usług informatycznych w służbie nauki Maciej Czuchry, Mariola Czuchry ACK Cyfronet AGH Katedra Robotyki i Mechatroniki, Kraków 2015 Agenda ACK Cyfronet AGH główne kompetencje
Bardziej szczegółowoTechnika mikroprocesorowa. Linia rozwojowa procesorów firmy Intel w latach
mikrokontrolery mikroprocesory Technika mikroprocesorowa Linia rozwojowa procesorów firmy Intel w latach 1970-2000 W krótkim pionierskim okresie firma Intel produkowała tylko mikroprocesory. W okresie
Bardziej szczegółowoSystem mikroprocesorowy i peryferia. Dariusz Chaberski
System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób
Bardziej szczegółowoKomputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury
1976 r. Apple PC Personal Computer 1981 r. pierwszy IBM PC Komputer jest wart tyle, ile wart jest człowiek, który go wykorzystuje... Hardware sprzęt Software oprogramowanie Komputer IBM PC niezależnie
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoArchitektura mikroprocesorów TEO 2009/2010
Architektura mikroprocesorów TEO 2009/2010 Plan wykładów Wykład 1: - Wstęp. Klasyfikacje mikroprocesorów Wykład 2: - Mikrokontrolery 8-bit: AVR, PIC Wykład 3: - Mikrokontrolery 8-bit: 8051, ST7 Wykład
Bardziej szczegółowoSprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer
Sprzęt komputerowy 2 Autor prezentacji: 1 prof. dr hab. Maria Hilczer Budowa komputera Magistrala Procesor Pamięć Układy I/O 2 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący
Bardziej szczegółowoWydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1
Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Motywacja - memory wall Krzysztof Banaś, Obliczenia wysokiej wydajności. 2 Organizacja pamięci Organizacja pamięci:
Bardziej szczegółowoKonsolidacja wysokowydajnych systemów IT. Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia
Konsolidacja wysokowydajnych systemów IT Macierze IBM DS8870 Serwery IBM Power Przykładowe wdrożenia Mirosław Pura Sławomir Rysak Senior IT Specialist Client Technical Architect Agenda Współczesne wyzwania:
Bardziej szczegółowoObliczenia Wysokiej Wydajności
Obliczenia wysokiej wydajności 1 Wydajność obliczeń Wydajność jest (obok poprawności, niezawodności, bezpieczeństwa, ergonomiczności i łatwości stosowania i pielęgnacji) jedną z najważniejszych charakterystyk
Bardziej szczegółowoProgram Obliczeń Wielkich Wyzwań Nauki i Techniki (POWIEW)
Program Obliczeń Wielkich Wyzwań Nauki i Techniki (POWIEW) Maciej Cytowski, Maciej Filocha, Maciej E. Marchwiany, Maciej Szpindler Interdyscyplinarne Centrum Modelowania Matematycznego i Komputerowego
Bardziej szczegółowoKazimierz Wiatr. Akademickie Centrum Komputerowe CYFRONET AGH. Konferencja Użytkowników KDM 12-13 marca 2009 r. Zakopane
Kazimierz Wiatr Akademickie Centrum Komputerowe CYFRONET AGH Konferencja Użytkowników KDM 12-13 marca 2009 r. Zakopane Zadania i misja udostępnianie mocy obliczeniowej oraz innych usług informatycznych
Bardziej szczegółowoSpis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11
Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.
Bardziej szczegółowoSystemy wbudowane. Uproszczone metody kosyntezy. Wykład 11: Metody kosyntezy systemów wbudowanych
Systemy wbudowane Wykład 11: Metody kosyntezy systemów wbudowanych Uproszczone metody kosyntezy Założenia: Jeden procesor o znanych parametrach Znane parametry akceleratora sprzętowego Vulcan Początkowo
Bardziej szczegółowoBadanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA. Autor: Daniel Słowik
Badanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA Autor: Daniel Słowik Promotor: Dr inż. Daniel Kopiec Wrocław 016 Plan prezentacji Założenia i cel
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowoObliczenia Wysokiej Wydajności
Obliczenia wysokiej wydajności 1 Wydajność obliczeń Wydajność jest (obok poprawności, niezawodności, bezpieczeństwa, ergonomiczności oraz łatwości stosowania i pielęgnacji) jedną z najważniejszych charakterystyk
Bardziej szczegółowoArchitektura systemu komputerowego
Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami
Bardziej szczegółowoTarnów i nowoczesne technologie. Tarnów - 13 czerwca 2006 r.
Tarnów i nowoczesne technologie Tarnów - 13 czerwca 2006 r. Sieć Pionier i szybki Internet w Tarnowie Prof. Kazimierz Wiatr Senator RP Przewodniczący Komisji Nauki, Edukacji i Sportu Dyrektor ACK Cyfronet
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne
Bardziej szczegółowoZaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
Bardziej szczegółowoPROGRAMOWANIE WSPÓŁCZESNYCH ARCHITEKTUR KOMPUTEROWYCH DR INŻ. KRZYSZTOF ROJEK
1 PROGRAMOWANIE WSPÓŁCZESNYCH ARCHITEKTUR KOMPUTEROWYCH DR INŻ. KRZYSZTOF ROJEK POLITECHNIKA CZĘSTOCHOWSKA 2 Trendy rozwoju współczesnych procesorów Budowa procesora CPU na przykładzie Intel Kaby Lake
Bardziej szczegółowoTarnów i nowoczesne technologie. Tarnów - 13 czerwca 2006 r.
Tarnów i nowoczesne technologie Tarnów - 13 czerwca 2006 r. Sieć Pionier i szybki Internet w Tarnowie Prof. Kazimierz Wiatr Senator RP Przewodniczący Komisji Nauki, Edukacji i Sportu Dyrektor ACK Cyfronet
Bardziej szczegółowoKlaster obliczeniowy
Warsztaty promocyjne Usług kampusowych PLATON U3 Klaster obliczeniowy czerwiec 2012 Przemysław Trzeciak Centrum Komputerowe Politechniki Łódzkiej Agenda (czas: 20min) 1) Infrastruktura sprzętowa wykorzystana
Bardziej szczegółowoDziałanie 2.3: Inwestycje związane z rozwojem infrastruktury informatycznej nauki
Program Obliczeń Wielkich Wyzwań Nauki i Techniki POWIEW Marek Niezgódka, Maciej Filocha ICM, Uniwersytet Warszawski Konferencja Nauka idzie w biznes, Warszawa, 7.11.2012 1 Informacje ogólne Działanie
Bardziej szczegółowoRDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,
RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem
Bardziej szczegółowoBajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, z bitów. Oznaczana jest literą B.
Jednostki informacji Bajt (Byte) - najmniejsza adresowalna jednostka informacji pamięci komputerowej, składająca się z bitów. Oznaczana jest literą B. 1 kb = 1024 B (kb - kilobajt) 1 MB = 1024 kb (MB -
Bardziej szczegółowoWykład 2. Temat: (Nie)zawodność sprzętu komputerowego. Politechnika Gdańska, Inżynieria Biomedyczna. Przedmiot:
Wykład 2 Przedmiot: Zabezpieczenie systemów i usług sieciowych Temat: (Nie)zawodność sprzętu komputerowego 1 Niezawodność w świecie komputerów Przedmiot: Zabezpieczenie systemów i usług sieciowych W przypadku
Bardziej szczegółowoArchitektury akceleratorów kryptograficznych opartych o układy programowalne. Marcin Rogawski
Architektury akceleratorów kryptograficznych opartych o układy programowalne. Marcin Rogawski rogawskim@prokom.pl Plan referatu: Budowa akceleratora kryptograficznego; Struktura programowalna element fizyczny;
Bardziej szczegółowoInfrastruktura PLGrid dla młodych naukowców
Infrastruktura PLGrid dla młodych naukowców Mariola Czuchry ACK Cyfronet AGH Koło Naukowe Geodetów Dahlta, AGH, Kraków 2015 Agenda ACK Cyfronet AGH główne kompetencje Infrastruktura PLGrid PLGrid to Struktura
Bardziej szczegółowoDynamiczna lista rozkazów procesora implementowanego w układzie FPGA
Dynamiczna lista rozkazów procesora implementowanego w układzie FPGA prof. dr hab. inż. Kazimierz Wiatr Katedra Elektroniki Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki email: wiatr@uci.agh.edu.pl
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 8 Magistrale systemowe Magistrala Układy składające się na komputer (procesor, pamięć, układy we/wy) muszą się ze sobą komunikować, czyli być połączone. Układy łączymy ze
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 7 Jan Kazimirski 1 Pamięć podręczna 2 Pamięć komputera - charakterystyka Położenie Procesor rejestry, pamięć podręczna Pamięć wewnętrzna pamięć podręczna, główna Pamięć zewnętrzna
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 13 Jan Kazimirski 1 KOMPUTERY RÓWNOLEGŁE 2 Klasyfikacja systemów komputerowych SISD Single Instruction, Single Data stream SIMD Single Instruction, Multiple Data stream MISD
Bardziej szczegółowoZakład Techniki Cyfrowej. Tematy prac dyplomowych na rok akademicki 2011-2012
Tematy prac dyplomowych na rok akademicki 2011-2012 Temat: Badanie właściwości pamięci hierarchicznych w systemach mikroprocesorowych Promotor: prof. dr hab. inż. Ryszard Pełka e-mail: rpelka@wel.wat.edu.pl,
Bardziej szczegółowoSystemy operacyjne i sieci komputerowe Szymon Wilk Superkomputery 1
i sieci komputerowe Szymon Wilk Superkomputery 1 1. Superkomputery to komputery o bardzo dużej mocy obliczeniowej. Przeznaczone są do symulacji zjawisk fizycznych prowadzonych głównie w instytucjach badawczych:
Bardziej szczegółowoAlternatywa dla technologii BladeCenter. Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży
Alternatywa dla technologii BladeCenter Kamil Pecio Inżynier Technicznego Wsparcia Sprzedaży Agenda Pozycjonowanie BladeCenter Pozycjonowanie PureSystems Budowa Chassis Serwery 2S i 4S Zasilanie oraz Chłodzenie
Bardziej szczegółowoKatedra Mikroelektroniki i Technik Informatycznych
Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006
Bardziej szczegółowoFPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Bardziej szczegółowo6. Algorytmy ochrony przed zagłodzeniem dla systemów Linux i Windows NT.
WYDZIAŁ: GEOLOGII, GEOFIZYKI I OCHRONY ŚRODOWISKA KIERUNEK STUDIÓW: INFORMATYKA STOSOWANA RODZAJ STUDIÓW: STACJONARNE I STOPNIA ROK AKADEMICKI 2014/2015 WYKAZ PRZEDMIOTÓW EGZAMINACYJNYCH: I. Systemy operacyjne
Bardziej szczegółowoTemat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Bardziej szczegółowoUkład sterowania, magistrale i organizacja pamięci. Dariusz Chaberski
Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy
Bardziej szczegółowoZaawansowane technologie w nowoczesnych układach sterowania
Zaawansowane technologie w nowoczesnych układach sterowania Leszek A. Szałek Cito Systems, Inc. 3940 Freedom Circle, Santa Clara, CA 95054, USA leszeks@citosys.com 1. Wstęp Postępujący rozwój technologii
Bardziej szczegółowoWybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola
Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Ogólny schemat komputera Jak widać wszystkie bloki (CPU, RAM oraz I/O) dołączone są do wspólnych
Bardziej szczegółowoInfrastruktura PLGrid Nowa jakość usług informatycznych dla Polskiej Nauki
Infrastruktura PLGrid Nowa jakość usług informatycznych dla Polskiej Nauki Klemens Noga, Katarzyna Zaczek, Mariusz Sterzel ACK Cyfronet AGH Katedra Katedra Fizykochemii i Modelowania Procesów WIMiC, AGH,
Bardziej szczegółowoWiększe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego
Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego Dziś bardziej niż kiedykolwiek narzędzia używane przez
Bardziej szczegółowoArchitektura komputera. Cezary Bolek. Uniwersytet Łódzki. Wydział Zarządzania. Katedra Informatyki. System komputerowy
Wstęp do informatyki Architektura komputera Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki System komputerowy systemowa (System Bus) Pamięć operacyjna ROM,
Bardziej szczegółowo16. Taksonomia Flynn'a.
16. Taksonomia Flynn'a. Taksonomia systemów komputerowych według Flynna jest klasyfikacją architektur komputerowych, zaproponowaną w latach sześćdziesiątych XX wieku przez Michaela Flynna, opierająca się
Bardziej szczegółowoZałącznik nr 1 formularz oferty
Załącznik nr 1 formularz oferty FORMULARZ OFERTOWY DO POSTĘPOWANIA PRZETARGOWEGO NA DOSTAWĘ SPRZĘTU KOMPUTEROWEGO I OPROGRAMOWANIA PN 1/2010 Nazwa i siedziba Wykonawcy:...... REGON: NIP: Przystępując do
Bardziej szczegółowoSYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM
SYSTEMY OPERACYJNE WYKŁAD 1 INTEGRACJA ZE SPRZĘTEM Marcin Tomana marcin@tomana.net SKRÓT WYKŁADU Zastosowania systemów operacyjnych Architektury sprzętowe i mikroprocesory Integracja systemu operacyjnego
Bardziej szczegółowoInfrastruktura PLGrid Nowa jakość usług informatycznych dla Polskiej Nauki
Infrastruktura PLGrid Nowa jakość usług informatycznych dla Polskiej Nauki Klemens Noga, Katarzyna Zaczek ACK Cyfronet AGH Wydział Fizyki, Astronomii i Informatyki Stosowanej, Kraków 2015 Agenda ACK Cyfronet
Bardziej szczegółowoOFERTA NA SYSTEM LIVE STREAMING
JNS Sp. z o.o. ul. Wróblewskiego 18 93-578 Łódź NIP: 725-189-13-94 tel. +48 42 209 27 01, fax. +48 42 209 27 02 e-mail: biuro@jns.pl Łódź, 2015 r. OFERTA NA SYSTEM LIVE STREAMING JNS Sp. z o.o. z siedzibą
Bardziej szczegółowoWPROWADZENIE Mikrosterownik mikrokontrolery
WPROWADZENIE Mikrosterownik (cyfrowy) jest to moduł elektroniczny zawierający wszystkie środki niezbędne do realizacji wymaganych procedur sterowania przy pomocy metod komputerowych. Platformy budowy mikrosterowników:
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 14 Procesory równoległe Klasyfikacja systemów wieloprocesorowych Luźno powiązane systemy wieloprocesorowe Każdy procesor ma własną pamięć główną i kanały wejścia-wyjścia.
Bardziej szczegółowoProcesory. Schemat budowy procesora
Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu
Bardziej szczegółowoInfrastruktura PLGrid Nowa jakość usług informatycznych w służbie nauki
Infrastruktura PLGrid Nowa jakość usług informatycznych w służbie nauki Maciej Czuchry, Mariola Czuchry ACK Cyfronet AGH Katedra Biochemii i Neurobiologii, Kraków 2015 Agenda ACK Cyfronet AGH główne kompetencje
Bardziej szczegółowoWykład I. Podstawowe pojęcia. Studia Podyplomowe INFORMATYKA Architektura komputerów
Studia Podyplomowe INFORMATYKA Architektura komputerów Wykład I Podstawowe pojęcia 1, Cyfrowe dane 2 Wewnątrz komputera informacja ma postać fizycznych sygnałów dwuwartościowych (np. dwa poziomy napięcia,
Bardziej szczegółowoStruktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami
Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016
Bardziej szczegółowoMagistrala systemowa (System Bus)
Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki systemowa (System Bus) Pamięć operacyjna ROM, RAM Jednostka centralna Układy we/wy In/Out Wstęp do Informatyki
Bardziej szczegółowoPLGrid: informatyczne usługi i narzędzia wsparcia w nauce
PLGrid: informatyczne usługi i narzędzia wsparcia w nauce Maciej Czuchry, Mariola Czuchry ACK Cyfronet AGH Wydział Rolniczo-Ekonomiczny, UR Kraków 19.01.2015 Plan prezentacji Infrastruktura PLGrid Oferta
Bardziej szczegółowoi3: internet - infrastruktury - innowacje
i3: internet - infrastruktury - innowacje Wykorzystanie procesorów graficznych do akceleracji obliczeń w modelu geofizycznym EULAG Roman Wyrzykowski Krzysztof Rojek Łukasz Szustak [roman, krojek, lszustak]@icis.pcz.pl
Bardziej szczegółowoREALIZACJA KONTROLERÓW
Uniwersytet Zielonogórski Wydział Elektrotechniki, Informatyki i Telekomunikacji PRACA MAGISTERSKA REALIZACJA KONTROLERÓW O PODWYŻSZONYM STOPNIU BEZPIECZEŃSTWA W FPGA O ARCHITEKTURZE Z WBUDOWANYMI PROCESORAMI
Bardziej szczegółowo1. Serwer. 2. Komputer desktop 9szt. Załącznik nr 1 do SIWZ
1. Serwer Załącznik nr 1 do SIWZ Lp. Nazwa elementu, Opis wymagań parametru lub cechy 1 Obudowa RACK o wysokości max. 2U z szynami i elementami niezbędnymi do zabudowy w szafie 19" 2 Procesor Czterordzeniowy
Bardziej szczegółowoTechnika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08
Mikrokontrolery 16-bitowe Oferowane obecnie na rynku mikrokontrolery 16-bitowe opracowane zostały pomiędzy połowa lat 80-tych a początkiem lat 90-tych. Ich powstanie było naturalną konsekwencją ograniczeń
Bardziej szczegółowoInfrastruktura PLGrid Nowa jakość usług informatycznych dla Polskiej Nauki
Infrastruktura PLGrid Nowa jakość usług informatycznych dla Polskiej Nauki Maciej Czuchry, Klemens Noga ACK Cyfronet AGH Seminarium Katedry Informatyki Stosowanej, AGH, Kraków 2015 Agenda ACK Cyfronet
Bardziej szczegółowoMechatronika i inteligentne systemy produkcyjne. Modelowanie systemów mechatronicznych Platformy przetwarzania danych
Mechatronika i inteligentne systemy produkcyjne Modelowanie systemów mechatronicznych Platformy przetwarzania danych 1 Sterowanie procesem oparte na jego modelu u 1 (t) System rzeczywisty x(t) y(t) Tworzenie
Bardziej szczegółowoProgramowanie równoległe i rozproszone. Praca zbiorowa pod redakcją Andrzeja Karbowskiego i Ewy Niewiadomskiej-Szynkiewicz
Programowanie równoległe i rozproszone Praca zbiorowa pod redakcją Andrzeja Karbowskiego i Ewy Niewiadomskiej-Szynkiewicz 23 października 2009 Spis treści Przedmowa...................................................
Bardziej szczegółowoDZIERŻAWA I KOLOKACJA SERWERÓW DEDYKOWANYCH
DZIERŻAWA I KOLOKACJA SERWERÓW DEDYKOWANYCH ZASTOSOWANIA wysoko wydajne serwery aplikacyjne serwery hostingowe serwery bazodanowe serwery gier, platformy wirtualizacyjne, platformy e-commerce systemy wieloserwerowe
Bardziej szczegółowoDyrektor ACK Cyfronet AGH. z dnia 2 października 2017 roku w sprawie zmian organizacyjnych
ACK DN 021 1 18/17 Zarządzenie nr 18/2017 Dyrektora ACK Cyfronet AGH z dnia 2 października 2017 roku w sprawie zmian organizacyjnych Na podstawie 6 ust. 1, 10 ust. 1 oraz 28 ust. 3 Regulaminu Organizacyjnego
Bardziej szczegółowoPolityka wspierania prac naukowych i wdrożeniowych w obszarze informatyki jako element budowy społeczeństwa informacyjnego w Polsce
i wdrożeniowych w obszarze informatyki jako element budowy społeczeństwa informacyjnego w Polsce Kazimierz Wiatr Światowy Zjazd Inżynierów Polskich Warszawa Politechnika Warszawska 8 września 2010 r. Kazimierz
Bardziej szczegółowoBibliografia: pl.wikipedia.org Historia i rodzaje procesorów w firmy Intel
Bibliografia: pl.wikipedia.org www.intel.com Historia i rodzaje procesorów w firmy Intel Specyfikacja Lista mikroprocesorów produkowanych przez firmę Intel 4-bitowe 4004 4040 8-bitowe 8008 8080 8085 x86
Bardziej szczegółowoWydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1
Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność obliczeń Dla wielu programów wydajność obliczeń można traktować jako wydajność pobierania z pamięci
Bardziej szczegółowoOpis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
Bardziej szczegółowoBudowa Mikrokomputera
Budowa Mikrokomputera Wykład z Podstaw Informatyki dla I roku BO Piotr Mika Podstawowe elementy komputera Procesor Pamięć Magistrala (2/16) Płyta główna (ang. mainboard, motherboard) płyta drukowana komputera,
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoKomputery Dużej Mocy w Cyfronecie. Andrzej Oziębło Patryk Lasoń, Łukasz Flis, Marek Magryś
Komputery Dużej Mocy w Cyfronecie Andrzej Oziębło Patryk Lasoń, Łukasz Flis, Marek Magryś Administratorzy KDM Baribal, Mars, Panda, Platon U3: Stefan Świąć Piotr Wyrostek Zeus: Łukasz Flis Patryk Lasoń
Bardziej szczegółowoInfrastruktura PLGrid: narzędzia wsparcia w nauce i dydaktyce. Mariola Czuchry, Klemens Noga, Katarzyna Zaczek. ACK Cyfronet AGH
Infrastruktura PLGrid: narzędzia wsparcia w nauce i dydaktyce Mariola Czuchry, Klemens Noga, Katarzyna Zaczek ACK Cyfronet AGH Seminarium Katedry Metalurgii Stopów Żelaza, Kraków 2015 Plan prezentacji
Bardziej szczegółowoWstęp do informatyki. System komputerowy. Magistrala systemowa. Architektura komputera. Cezary Bolek
Wstęp do informatyki Architektura komputera Cezary Bolek cbolek@ki.uni.lodz.pl Uniwersytet Łódzki Wydział Zarządzania Katedra Informatyki System komputerowy systemowa (System Bus) Pamięć operacyjna ROM,
Bardziej szczegółowoProjektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoUrządzenia wejścia-wyjścia
Urządzenia wejścia-wyjścia Wykład prowadzą: Jerzy Brzeziński Dariusz Wawrzyniak Plan wykładu Klasyfikacja urządzeń wejścia-wyjścia Struktura mechanizmu wejścia-wyjścia (sprzętu i oprogramowania) Interakcja
Bardziej szczegółowoProcesory firmy ARM i MIPS
Procesory firmy ARM i MIPS 1 Architektura procesorów ARM Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC.
Bardziej szczegółowoDZIERŻAWA I KOLOKACJA SERWERÓW DEDYKOWANYCH
DZIERŻAWA I KOLOKACJA SERWERÓW DEDYKOWANYCH ZASTOSOWANIA ZALETY wysoko wydajne serwery aplikacyjne, serwery hostingowe, serwery bazodanowe, serwery gier, platformy wirtualizacyjne, platformy e-commerce,
Bardziej szczegółowoZapoznanie z technikami i narzędziami programistycznymi służącymi do tworzenia programów współbieżnych i obsługi współbieżności przez system.
Wstęp Zapoznanie z technikami i narzędziami programistycznymi służącymi do tworzenia programów współbieżnych i obsługi współbieżności przez system. Przedstawienie architektur sprzętu wykorzystywanych do
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowo