Akceleracja obliczeń metodami sprzętowymi

Transkrypt

1 Akceleracja obliczeń metodami sprzętowymi Kazimierz Wiatr Akademickie Centrum Komputerowe CYFRONET AGH

2 Dzisiejsze wymagania wobec komputerów szybkość!!!! cena wielkość niezawodność

3 Szybkość komputerów wczoraj dziś jutro

4 Metody zwiększania szybkości pracy komputerów szybszy zegar optymalizacja kodu wiele procesorów architektura wewnętrzna sprawne otoczenie procesora

5 Rodzaje komputerów komputery osobiste superkomuptery architektury specjalizowane

6 Sprzętowe metody akceleracji obliczeń Akceleracja obliczeń Systemy wizyjne Wpływ architektury systemu na szybkość obliczeń Specjalizowane procesory sprzętowe Implementacja w układach FPGA Parametryzacja implementacji Rekonfigurowalne systemy obliczeniowe Dedykowane użytkownikowi platformy CCM Projektowanie Hardware/Software CoDesign Wzrost potrzeb obliczeniowych

7 1. Akceleracja obliczeń g zbyt długie czasy obliczeń w procesorach GPP i DSP g poszukiwanie przyspieszenia-akceleracji obliczeń g ograniczenie rodzaju obliczeń i ich aplikacji g poszukiwanie nowych jakościowo metod szybkiej realizacji algorytmów S = t sys_klasycznego /t sys_specjalizowanego

8 Akceleracja obliczeń w systemach wieloprocesorowych Dla systemów wieloprocesorowych (Prawo Amdahl a) S = (s + p) / (s + p/n) gdzie: s - czas algorytmu w części szeregowej programu p - czas algorytmu w części równolegległej

9 Akceleracja obliczeń w systemie wieloprocesorowym S (n) s = 0% s = 5% s = 10% s = 15% 0 liczba procesorów (n)

10 Potrzeby obliczeniowe (2004) systemy on-line systemy off-line np. obliczenia symulacyjne DNA (Itanium2): 20 atomów - 3 godziny 200 atomów - 34 lata np. medycyna z interakcją itp.

11 Sprzętowa akceleracja obliczeń wielkie ilości przetwarzanych danych bardzo szybkie systemy obliczeniowe algorytmy zdominowane przez dane algorytmy zdominowane przez instrukcje

12 Kierunki badawcze poszukiwanie przyspieszenia obliczeń ograniczenie rodzaju obliczeń i ich aplikacji poszukiwanie nowych jakościowo metod szybkiej realizacji algorytmów poszukiwania w 2 kierunkach: specjalizowane elementy obliczeniowe - procesory dedykowane połączenia tych elementów - architektura prace badawcze oprzeć na realnych możliwościach implementacji w dostępnych technologiach

13 2. Systemy wizyjne czasu rzeczywistego a. bardzo szybkie, b. bardzo dużo danych A N hor B N hor N hact N hact N ver Nvact N ver Nvact f = K N t hor ver = 14, 75 MHz

14 Poziomy przetwarzania i analizy obrazów w czasie rzeczywistym parametry I II III algorytmy sekwencje operacji OUT sterowanie obiektem

15 Operacje wstępnego przetwarzania obrazów Operacje jednopunktowe: operacja LUT binaryzacja operacje punktowe na dwu obrazach obliczanie histogramu Filtracje kontekstowe: filtracja medianowa filtracja logiczna operacja splotu (konwolucji) Operacje morfologiczne: erozja i dylatacja otwarcie i zamknięcie inne operacje morfologiczne

16 Ramię robota - obraz źródłowy

17 Efekt działania operacji look-up-table

18 Obraz po operacji binaryzacji

19 Efekt detekcji krawędzi

20 3. Architektura systemu a szybkość obliczeń t = t + t I obl _ d tr _ d gdzie: t obl_d - czas związany z obliczeniami t tr_d - czas związany z transmisją danych

21 M a b t = t + t I obl _ d ijk tr_ d i = 1 j = 1 k = 1 i = 1 j = 1 l = 1 gdzie: M - liczba pikseli (np. 512x512) M a c a - liczba operacji wstępnego przetwarzania b - liczba operacji arytmetycznych związanych z obliczaniem nowej wartości piksela dla danej operacji c - liczba transmisji danych (argumentów i wyniku) związanych z daną operacją dla jednego piksela ijl

22 M a b M a c t'= t + t + t + t I obl_ d tr_ d tr_ roz dekroz _ i= 1 j= 1 k= 1 i= 1 j= 1 l= 1 i= 1 j= 1 m= 1 i= 1 j= 1 n= 1 M a ijk ijl ijm ijn d M a e gdzie: d - liczba transmisji (pobieranie kodów rozkazów i argumentów nie będących danymi wizyjnymi (np. adresy skoków) dla danej operacji e - liczba rozkazów podlegających dekodowaniu dla danej operacji wstępnego przetwarzania

23 Liczba przesłań operandów w operacjach przetwarzania obrazów OPERACJA 1 PIKSEL 1 OBRAZ 1 SEKUNDA LUT MEDIANA KONWOLUCJA 3x

24 Liczba operacji w przetwarzaniu obrazów (w czasie 1 s) OPERACJA MNOŻENIA DODAWANIA PRZESŁANIA PORÓWNANIA LUT MEDIANA MEDIANA KONWOLUCJA 3x

25 Architektura procesora specjalizowanego pozbawiona przesyłania i dekodowania rozkazów FPGA JS SR SD JP MP

26 Architektura systemu z procesorami specjalizowanymi FPGA FPGA FPGA JS JS JS SR SR SR A/C Pamięć video JP JP... JP Pamięć video wy SD SD SD SD SD BUS

27 Architektura MISD specjalizowanych procesorów sprzętowych FPGA FPGA FPGA JS JS... JS SR SR SR A/C SD SD SD JP JP JP SD PAMIĘĆ VIDEO SD BUS

28 Czas realizacji obliczeń w architekturze MISD procesorów sprzętowych t ''''= I t MISD obl _ dj = j a 1 gdzie: t obl_d - czas związany z obliczeniami a - liczba operacji wstępnego przetwarzania

29 Schemat blokowy architektury potokowej DePiAr L Sygnały Przerwan Procesor Dane Video WEJŚCIE P P P WYJŚCIE Sygnały Sterujące Magistrala Danych [8 bitów] Magistrala Adresowa [13 bitów] Magistrala VME

30 Moduł z architekturą potokową DePiAr

31 Architektura potokowa DePiAr Zalety: minimalizacja czasu transmisji minimalizacja czasu obliczeń przez dedykowane procesory sprzętowe procesory są autonomiczne: elastyczna zmiana kolejności operacji niezależne projektowanie procesorów implementacja w dowolnym otoczeniu sprzętowym dostęp do procesorów z zewnętrznej magistrali: dynamiczna zmiana parametrów przetwarzania dynamiczna rekonfiguracja kolejności operacji Wymagania: kolejnoliniowy sygnał wizyjny szybka transmisja na wyjściu potoku konieczność zachowania wymogów czasowych: jednakowe opóźnienia dla danych i sygnałów sterujących opóźnienie wielokrotnością czasu trwania piksela

32 4. Specjalizowane procesory sprzętowe Schemat blokowy procesora logicznego TPRAM FPGA VME SAM 1 RAM Sterowanie Dane Video WE SAM BUF 1 BUF ALU 8 BUF 3 Dane Video WY Sterowanie WE DEL 1 DEL 2 DEL 3 Sterowanie WY

33 Procesor konwolucji Dane Video WE 8 W11 W W13 FIFO 512x8 8 W21 W22 W23 FIFO 512x8 8 W31 W32 W33 FPGA SUMOWANIE & NORMALIZACJA 8 Dane Video WY

34 Procesor morfologiczny DANE VIDEO WE Rej.1x1 Rej.1x1 Rej.1x1 R - I FPGA FIFO 512x1 Rej.1x1 Rej.1x1 Rej.1x1 STEROWANIE FIFO 512x1 Rej.1x1 Rej.1x1 Rej.1x1 Comp. Comp. Comp. C - I C - II Comp. Comp. Comp. Comp. Comp. Comp. Comp. Comp. Comp. AND DANE VIDEO WY Comp. Comp. Comp. Comp. Comp. Comp. Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 Rej.1x1 R - II Rej.1x1 Rej.1x1 Rej.1x1 R - III BUS

35 Procesor medianowy DANE VIDEO WE 8 Rej.1x8 Rej.1x8 8 8 Rej.1x8 FIFO 512x8 8 Rej.1x8 Rej.1x8 Rej.1x8 FIFO 512x8 8 Rej.1x8 Rej.1x8 Rej.1x8 DANE VIDEO WY 8 MUX KOMPARATORY WE_MEM FPGA WY_MEM ROM / RAM

36 Opóźnienia w procesorze potokowym Dane_Video_WE Rejestr we1 Dane_Video_WY t1p Procesor Rejestr Dane_Video_FIFO Rejestr potokowy wy t3p we2 t1p t2p Sterowanie_WE Opóźnienie Opóźnienie Opóźnienie t1s t2s t3s Sterowanie_WY

37 Czasy realizacji operacji przetwarzania obrazów przez procesory specjalizowane OPERACJA OPÓŹNIENIE LUT - ROM 66 ns LUT - RAM 132 ns HISTOGRAM 66 ns ODEJMOWANIE 132 ns MEDIANA 5-PUNKTÓW 68 µs MEDIANA 9-PUNKTÓW 68 µs KONWOLUCJA 3x3 102 µs DWUKIERUNKOWY GRADIENT SOBELA 102 µs

38 6 t '''' I = tobl dj = ns+ ns+ s + s + s + ns = s MISD _ μ 102 μ 102 μ , 3μ j= 1 Czasy realizacji obliczeń przez system przetwarzania obrazów Przykład: algorytm wstępnego przetwarzania danych wizyjnych wymaga zastosowania procesorów potokowych: look-up-table liczenia histogramu medianowego procesora konwolucji dwukierunkowego gradientu Sobela odejmowania dwu obrazów

39 Zalety opracowanej architektury DePiAr procesorów specjalizowanych Znacznie przyspiesza obliczenia wstępnego przetwarzania danych wizyjnych (akceleracja rzędu od 10 3 do 10 6 ) LUT, histogram - czas 66 ns zamiast ms konwolucja 3x3 - czas 102 µs zamiast ms Pozwala na realizację sprzężeń z innymi etapami przetwarzania obrazów i zmianę parametrów przetwarzania Umożliwia zmianę kolejności realizowanych operacji implementowanych w uniwersalnym procesorze rekonfigurowalnym

40 Czasy realizacji operacji wizyjnych: DePiAr, DSP i GPP System Histogram Odejmowanie Konwolucja 3 3 Mediana LUT DePiAr 15 MHz 66,0 ns 132,0 ns 102,0 μs 68,0 μs 66,0 ns 198,0 ns 198,0 ns TMS320C80 4,3 ms 5,4 ms 19,4 ms 10,7 ms Dedykowany moduł Pentium II 466 MHz 4,0 ms 2,7 ms 6,8 ms 3,0 ms Akceleracja

41 5. Implementacja w układach FPGA

42 Struktura bloku CLB w układach XC4000

43 Połączenia w układach FPGA

44 Układy programowalne PLD RODZAJ FIRMA BRAMKI CLB I/O REJESTRY KONFIG. Max5000 Altera EPROM Max7000 Altera EEPROM Flex8000 Altera SRAM ACT2 Actel OTP Mach400 AMD ISP(EEPROM) ATV5100 Atmel EPROM ATV6010 Atmel EEPROM XC4000 Xilinx SRAM XC8100 Xilinx OTP XC7300 Xilinx EPROM XC9500 Xilinx ISP(EEPROM)

45 6. Parametryzacja implementacji w układach FPGA parametryzacja szybkości pracy parametryzacja użytych zasobów układu FPGA automatyczna generacja kodu VHDL optymalizacja implementacji struktur obliczeniowych DA

46 Dobór struktury elementów obliczeniowych układy mnożące bezmnożne MM układy mnożące LM z pamięcią LUT układy ze stałym współczynnikiem KCM układy ze zmiennym współczynnikiem VCM układy z dynamiczną rekonfiguracją DKCM

47 DKCM LM + AND wejście 8 4 RAM B Dane wy Układ dodający Adres Pr. Mux 2 :1 Mux 2 :1 4 4 Adres RAM A 8 12 Dane Pr. Write Enable 4 4 RAM Program ming Unit (RPU) Współczynnik Programuj Programowanie DP MSBs AND 1 Adder DP DP 7 2 LSBs AND 1 wyjście

48 ns MM MM Pipe LM LM Pipe CoreGen CoreGen Pipe Okres zegara dla MM, LM i Core Generator (Pipe wersja z potokowością) wynik implementacji dla układu XC4000E-1, 8-bitowej danej bez znaku oraz losowo wybranych współczynników mnożenia: 41, 108, 132, 190, 225:

49 7. Rekonfigurowalne systemy obliczeniowe Licznik - synchronizacja Korekcja błędów Licznik - synchronizacja Korekcja błędów Układ transmisyjny Układ transmisyjny Filtr A Weryfikacja CRC Filtr B Weryfikacja CRC Przed rekonfiguracją Po rekonfiguracji

50 Rekonfiguracja częściowa Logika Logika Nowa częściowa konfiguracja Pamięć konfiguracyjna przed rekonfiguracją Pamięć konfiguracyjna po rekonfiguracji

51 Konflikt przy rekonfiguracji (rozwiązania przez relokację) Aktualna konfiguracja Przychodząca konfiguracja Konflikty Rekonfiguracja

52 Defragmentacja w rekonfiguracji układów FPGA Przychodząca konfiguracja Konfiguracja 4 Konfiguracja 1 Konfiguracja 2 Konfiguracja 1 Konfiguracja 2 Konfiguracja 3 Konfiguracja 1 Konfiguracja 2 Konfiguracja 3 Konfiguracja 3 Konfiguracja 4 Przed defragmentacją Po defragmentacji Po rekonfiguracji

53 System z wielokrotnym wykorzystaniem do obliczeń jednego układu FPGA FPGA Linia transmisyjna FPGA A C C A Kamera Przyjęcie danych Kompresja Wstępne przetworzenie Modulacja Pamięć konfiguracyjna

54 Parametry rekonfiguracji układów FPGA Seria układu Komórki CLB Bramki [ 1000] Czas rekonfig. Rekonfig. częściowa Flex [ms] Flex [ms] Flex [ms] XC ,5 10 [ms] XC [ms] XC4000EX/XL [ms] XC ,2 [ms] Y Spartan [ms] Virtex ,1 [ms] Virtex II [ms] Y AT [ms] Y AT40K [ms] Y QL [ms] DY [ms]

55 Systemy RTR i CTR systemy rekonfigurowane przed wykonaniem całości obliczeń CTR (ang. Compile Time Reconfigurable), systemy rekonfigurowane w trakcie obliczeń w celu wielokrotnego wykorzystania tego samego sprzętu dla realizacji różnych fragmentów realizowanego algorytmu RTR (ang. Run Time Reconfigurable).

56 Efektywność stosowania systemów CTR i RTR f = T T R O E E RTR CTR max 1 f

57 Struktura cztero-kontekstowego FPGA 1 Pamięć konfiguracyjna Logika sprzętowa Aktywna konfiguracja

58 Struktura pamięci konfiguracyjnej w wielokontekstowym modelu FPGA I/O Biblioteka konfiguracji sprzętowych Poziomy pamięci konfiguracyjnej (konteksty)

59 8. Dedykowane użytkownikowi platformy obliczeniowe CCM Custom Computing Machines Elasty czność CISC RISC DSP CCM FPGA/CPLD Specjalizowane moduły ASIC Wydajność Wydajność a elastyczność układów obliczeniowych

60 Architektura karty procesorowej w systemie Splash2 SBus Poprzednia karta 36 M0 M1 M2 M3 M4 M5 M6 M7 M8 X1 X2 X3 X4 X5 X6 X7 X8 SIMD 36 X0 Matryca krzyżowa (crossbar switch) RBus 36 X16 X15 X14 X13 X12 X11 X10 X9 Następna karta 36 M16 M15 M14 M13 M12 M11 M10 M9

61 Implementacja detekcji obiektów i etykietowania Buforowanie danych Oznaczanie Scalanie Scalanie PE-0 PE-1 PE-2 PE-3 PE-4 PE-5 PE-6 PE-7 PE-8 Wejście wideo Wyjście wideo PE-16 Układy niewykorzystywane PE-15 PE-14 PE-13 PE-12 PE-11 PE-10 PE-9 Formatowanie danych wyjściowych

62 Implementacja transformacji Hough a Wejście wideo LUT i szeregowanie Hough P1 Hough P2 Hough P3 Hough P4 Hough P5 Hough P6 PE-0 PE-1 PE-2 PE-3 PE-4 PE-5 PE-6 PE-7 PE-8 Bufor wejścia Wyjście wideo PE-16 PE-15 PE-14 PE-13 PE-12 PE-11 PE-10 PE-9 Hough P14 Hough P13 Hough P12 Hough P11 Hough P10 Hough P9 Hough P8 Hough P7

63 Implementacja szybkiej transformaty Fouriera FFT Podwójne buforowanie Bank 1 lewy renumeracja Algorytm Butterfly PE-0 PE-1 PE-2 PE-3 PE-4 PE-5 PE-6 PE-7 PE-8 Wejście wideo Wyjście wideo PE-16 PE-15 PE-14 PE-13 PE-12 PE-11 PE-10 PE-9 Filtracja w dziedzinie częstotliwości Bank 2 prawy renumeracja

64 9. Projektowanie metodą Hardware/Software CoDesign Wczesne i późne rozdzielanie hardware u i software u w projektowaniu systemów a) b) Design Design Hardware Software Hardware Software

65 Hardware/Software CoDesign Kod źródłowy ( C ) Podział hardware/software Hardware (PLD, FPGA) Software (up, uc, DSP) Język opisu sprzętu (VHDL, Verilog) Język programowania (C, Asembler)

66 Wzrost pojemności układów programowalnych PLD RODZAJ FIRMA BRAMKI CLB I/O REJESTRY KONFIG. Classic Altera EEPROM Max5000 Altera EPROM Flex8000 Altera SRAM APEX 20k Altera SRAM APEX II Altera SRAM ACT2 Actel OTP A500k Actel AX2000 Actel ATV5100 Atmel EPROM ATK40k Atmel SRAM XC4000 Xilinx SRAM XC9500 Xilinx ISP(EEPROM) SPARTAN Xilinx SRAM VIRTEX Xilinx SRAM (2,5V) VIRTEX II Xilinx SRAM (2,5V) VIRTEX Pro Xilinx SRAM (1,5V)

67 Struktura układu FPGA serii Virtex-II Pro Pamięć blokowa BSRAM PowerPC Pamięć blokowa BSRAM Logika stała Logika rekonfigurowalna

68 Zasoby układów FPGA serii Virtex-II Pro Układ Rocket Power LC Slice Distr. RAM Mnożarki BSR DCM I/O I/O PC kb 18x18 kb XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP XC2VP

69 Lokalizacja zasobów w układzie Virtex-II Pro

70 Przyłączenie wbudowanego procesora PowerPC do zasobów układu Virtex-II Pro

71 Blok łącz szeregowych Rocket I/O o przepustowości 3,125 Gb/s

72 Rekonfigurowalny moduł z układem Virtex-II Pro

73 Połączenie elementów IP poprzez interfejs IPIF z magistralą peryferyjną OPB i magistralą lokalną procesora PLB

74 Przyłączenie jednego z procesorów PowerPC 405 do magistrali lokalnej procesora PLB oraz układów peryferyjnych

75 Elementy IP - operacje przetwarzania obrazów Funkcja Biblioteka Firma Układ Użyte zasoby f [MHz] FFT/IFFT 1024 p-kty LogiCORE Xilinx XC2V % 100 FFT/IFFT 64 p-kty LogiCORE Xilinx XC2V % 100 FFT/IFFT 32 p-kty LogiCORE Xilinx XC2V % 110 FFT/IFFT 16 p-któw LogiCORE Xilinx XC2V % 130 2D DCT/IDCT AllianceCORE Barco-Silex XC2V % 133 2D FDCT AllianceCORE CAST XC2V % 83 2D DWT AllianceCORE CAST XC2V % 52 FIDCT AllianceCORE Telecom XCV % 78 MAC FIR LogiCORE Xilinx XCV % Dekoder Huffmana AllianceCORE CAST XC2V % 25 Dekoder Reed Solomon AllianceCORE Telecom XC2V % 61 TMS32025 DSP core AllianceCORE CAST XC2V % 63

76 10. Potrzeby obliczeniowe systemów nieustannie rosną szybkość akwizycji 1000 do 5000 obrazów na sekundę rozdzielczość 128x128 i 256x256 napływ pikseli do 327,68 MHz (3,1 ns) standardowo 14,75 MHz (67,8 ns)

77 1280 x 1024 x 628 = 823 MHz ( Hz) 10 bitów/piksel

78 Wzrost liczby tranzystorów w układach różnego typu FPGA Intel PowerPC AMD Lata

79 Pojemności i szybkość układów FPGA wzrastają bardzo szybko

80 Moce obliczeniowe układów FPGA wielokrotnie przekraczają moce procesorów ogólnego przeznaczenia Miliardy operacji MAC/s 600 GMAC 2 GMAC 32 GMAC 8 MACs Proc. Virtex-E Virtex-II

81 Mikroprocesor z rekonfigurowalnym koprocesorem Główny procesor Cache instrukcji Cache danych Globalna jednostka kontrolna Rejestry danych Matryca rekonfigurowalna Koprocesor rekonfigurowalny Interfejs jednostki

82 Logika rekonfigurowana za pomocą internetu wykorzystywana do akceleracji obliczeń Host PAVE SIF WindRiver PAVE Payload Upgrade Portal Target PAVE API WindRiver TCP / IP Network PAVE C++ Application PAVE API VxWorks RTOS VxWorks Board Support Package (BSP) Microprocessor FPGA

83

84 Dziękuję za uwagę

85

86

87