1 Kombinacyjne układy logiczne Układy elektroniczne przetwarzające informacje zgodnie z wymogami logiki kombinacyjnej 1 są układami,w których odpowiedź y dostępna na wyjściu jest uzależniona tylko i wyłącznie od aktualnie dostępnej kombinacji stanów wejściowych a, b, c... y = F (a, b, c,...) (1) gdzie F () jest logiczną funkcją przełączającą, na podstawie której definiuje się wartość sygnału wyjściowego. Tematem bieżących ćwiczeń jest badanie właściwości elektrycznych i funkcjonalnych prostych układów kombinacyjnych zawierających statyczne bramki logiczne w realizacji TTL 2. Ćwiczenia mają za zadanie przygotować studenta do posługiwania się dokumentacją techniczną układów scalonych jak również przedstawić mu podstawy obsługi cyfrowego analizatora stanów logicznych. 1.1 Bramki logiczne Wyrażenie opisujące zależność kombinacyjną może zostać zdekomponowane do postaci ciągu elementarnych działań logicznych operujących na zmiennych niezależnych wyrażenia. Do działań tych zaliczamy: sumę logiczną, iloczyn logiczny oraz negację, co pozwala stworzyć tzw. zbiór funkcjonalnie pełny, na podstawie którego można stworzyć dowolny układ logiczny spełniający prawa algebry Boole a. W realizacjach sprzętowych rolę elementarnych bloków pełnią pełnią bramki logiczne. Na rys. 1 zaprezentowano symbole podstawowych bramek logiki kombinacyjnej. Uzupełnieniem opisu działania poszczególnych bramek są tabele prawdziwości (ang. truth tables) jednoznacznie przypisujące stan logiczny panujący na wyjściu bramki do wszystkich możliwych kombinacji logicznych stanów wejściowych. Z punktu widzenia realizacji technicznej o wiele prościej jest uzyskać bramki dające negację elementarnych operacji sumowania i iloczynu. Stąd uzupełnieniem dla zestawu bramek AN D,OR są bramki negujące N AN D oraz NOR: Można dowieść, iż bramki N AN D oraz N OR są również bramkami funkcjonalnie pełnymi, które pozwalają na zrealizowanie dowolnie złożonego układu kombinacyjnego. W dalszych rozważaniach ograniczymy się do badania układów kombinacyjnych realizowanych wyłącznie z bramek NAND oraz NOR. 1.2 Kodowanie poziomów logicznych W sprzętowych realizacjach systemów cyfrowych zachodzi konieczność zaprezentowania dyskretnych stanów logicznych 1 oraz 0 przy pomocy napięć lub prądów osiągalnych w poszczególnych gałęziach obwodów. W większości zastosowań stosuje się kodowanie napięciowe polegające na przyporządkowaniu wyróżnionym stanom logicznych wartości napięć mieszczących się określonych przedziałach. Sposób przyporządkowania jest standaryzowany. Proces standaryzacji został powiązany z wprowadzeniem na rynek rodzin układów scalonych realizujących podstawowe operacje logiczne. Na rys. 3 zaprezentowano przedziały napięć odpowiadające poszczególnym poziomom logicznym w różnych standardach kodowania. Przy opisie standardu kodowania należy zwrócić szczególną uwagę na prawidłową interpretację dwóch kluczowych parametrów: VIL (ang. Voltage Input Low) oznacza najwyższą wartość napięcia wejściowego, które zostanie zinterpretowane jako poziom logicznnego 0. VIH (ang. Voltage Input High) oznacza najniższą wartość napięcia wejściowego, które zostanie zinterpretowane jako poziom logicznej 1 1 należy wyraźnie rozróżnić pojęcie logiki kombinacyjnej od logiki kombinatorycznej. 2 TTL - ang. transistor-transistor logic technologia produkcji układów kombinacyjnych z wykorzystaniem tranzystorów bipolarnych w odróżnieniu od technologii CMOS, w której bramki statyczne są realizowane przez łączenie tranzystorów nmos oraz pmos Piotr Katarzyński c 2011r. 1
Rysunek 1: Zestaw bramek realizujących podstawowe operacje logiczne 1.3 Układy logiki kombinacyjnej w realizacji TTL Układy TTL 3 są historycznie najstarsze spośród masowo stosowanych podzespołów logiki kombinacyjnej. Działanie poszczególnych bramek logicznych jest w tej rodzinie zrealizowane poprzez wzajemne łącznie tranzystorów bipolarnych i rezystorów. Podstawą działania komórek logicznych w tej realizacji stało się opracowanie tranzystorów bipolarnych o wielu bramkach. Standard T T L został opracowany w 1961 roku i był to pierwszy standard realizacji układów cyfrowych, w którym wyprodukowano większe ilości komputerów osobistych. Układy TTL wymagają do zasilania napięcia o wartości 5V. Poziom napięcia odpowiadający logicznemu 0 mieści się w przedziale < 0.0; 0.8 > V. Poziom napięcia odpowiadający logicznej 1 mieści się w przedziale < 2.2; 5.0 > V. Szczegółowe informacje techniczne na temat poszczególnych układów scalonych znajdują się w notach katalogowych dołączonych do niniejszego opracowania. 1.4 Zestaw laboratoryjny W ćwiczeniach zostanie wykorzystana dedykowana płyta laboratoryjna, której zdjęcie zamieszczono na rys. 4. Zasilanie płyty odbywa się za pośrednictwem zasilacza laboratoryjnego lub wtyczkowego o napięciu stałym powyżej +6V. Obecność zasilania w obwodach płyty jest wskazywana zaświeceniem zielonej diody P W R umieszczonej w prawym, górnym narożu. Na płycie zgromadzono następujące bloki funkcyjne: Układy scalone logiki TTL. Do układów scalonych podłączonym napięciem podłączono fabrycznie napięcia zasilające oraz pojemności odsprzęgające. Pozostałe wyprowadzenia układów podłączono do złącz 3 ang. Transistor-Transistor-Logic Piotr Katarzyński c 2011r. 2
Rysunek 2: Bramki negujące Rysunek 3: Poziomy napięć wyrażające wartości logiczne w różnych standardach kodowania. pozwalających na prowadzenie badań. Do dyspozycji użytkownika są układy z bramkami NOT oraz dwuwejściowymi AND oraz OR Przyciski oznaczone jako A,B,C. Pozwalają na zadawanie określonych poziomów logicznych na wyprowadzeniach złącza BTNS. Stan przycisku jest monitorowany zieloną diodą. Jej zapalenie odpowiada stanowi 1 a wygaszenie: 0 Diody oznaczone 4..0 pozwalają na monitorowanie poziomów logicznych w wybranych miejscach płyty. Wejścia dla diod zgromadzono w złączu oznaczonym LED. Układ do badania charakterystyki przejściowej z wykorzystaniem generatora unipolarnego przebiegu trójkątnego podłączanego do wejścia GEN oraz oscyloskopu OSC(X) oraz OSC(Y) Złącza masy oznaczonego GND. Złącza zasilania +5V oznaczonego +5V, które może posłużyć do wymuszania stanu wysokiego 1 w wybranych eksperymentach. Piotr Katarzyński c 2011r. 3
1 KOMBINACYJNE UKŁADY LOGICZNE Rysunek 4: Płyta ćwiczeniowa używana w eksperymentach. 1.5 Badanie charakterystyki przejściowej inwertera Bramka negująca (NOT) zwana również inwerterem logicznym zawiera jeno wejście oraz jedno wyjście. To predysponuje ten typ bramki do wyznaczenia parametrów napięciowych skojarzonych z kodowaniem poziomów logicznych. Z tego względu wprowadza się następujące umowne parametry napięciowe: VIL Voltage Input Low: największe napięcie wejściowe rozpoznawane jako poziom niski. VIH Voltage Input High: najmniejsze napięcie wejściowe rozpoznawane jako poziom wysoki. VOL Voltage Output Low: największe napięcie wyjściowe uznawane jako poziom niski. VOH Voltage Output High: najmniejsze napięcie wyjściowe rozpoznawane jako poziom wysoki. Powyższe parametry można określić przez zbadanie zależności między napięciami: wejściowym i wyjściowym dla bramki. 1.5.1 Przebieg ćwiczenia 1. Przygotuj układ pomiarowy według schematu z rys. 5. Wykorzystaj płytę ćwiczeniową. Podłącz płytę do źródła napięcia stałego o napięciu z zakresu 6..12V 2. Ustaw zwory na płytce w położenie lewe. Spowoduje to dołączenie do złącza OSC(Y) wyjścia pojedynczego inwertera. 3. Do wejścia oznaczonego GEN podłącz sygnał z generatora przebiegów trójkątnych lub sinusoidalnych. 4. Do węzła oznaczonego OSC(x) połącz kanał X oscyloskopu (CH1) 5. Do węzła oznaczonego OSC(y) połącz kanał Y oscyloskopu (CH2) 6. Przedstaw układ połączeń do weryfikacji przez prowadzącego 7. Uruchom generator i oscyloskop. c Piotr Katarzyński 2011r. 4
Rysunek 5: Schemat ideowy układu do badań charakterystyki przejściowej bramki NOT 8. Naciśnij przycisk CH1 oscyloskopu i z menu ekranowego ustaw sprzężenie kanału (coupling) na stałoprądowe DC 9. Podobnie ustaw sprzężenie dla kanału CH2 10. Przy pomocy opcji Measure ustaw pomiar wartości międzyszczytowej sygnału Vpp dla kanału CH1 11. Ustaw przebieg trójkątny bądź sinusoidalny. Ustaw wartość międzyszczytową przebiegu na około 5V 12. Przy pomocy kursorów oscyloskopu odczytaj wartości napięć przebiegu z generatora, dla których zachodzi przełączanie wyjścia bramki NOT pomiędzy stanami 0 oraz 1 będą to parametry V IL oraz V IH W razie potrzeby dokonaj odpowiedniego wyskalowania wykresu w osi czasu dla powiększenia szczegółów obserwowanego przebiegu. Przykładowy odczyt napięcia przełączenia z użyciem kursora zaprezentowano na rys. 6 13. Przy pomocy kursorów oscyloskopu odczytaj ustaloną wartość napięcia dla stanu 1 na wyjściu. Oblicz wartości parametrów V OL oraz V OH jako odpowiednio 10% oraz 90% tej wartości. 14. W sprawozdaniu zamieść stosowne oscylogramy ukazujące moment pomiaru ora wartości wyznaczonych napięć V IH, V IL, V OH, V OL Piotr Katarzyński c 2011r. 5
1 KOMBINACYJNE UKŁADY LOGICZNE Rysunek 6: Kursor oscyloskopu przy wyznaczeniu napięcia przełączenia inwertera. (1) wyznacza położenie kursora dające punkt na krzywej napięcia wejściowego (2), dla którego zachodzi przełączenie inwertera opisanego przebiegiem (4). Pole (3) pozwala na odczytanie napięcia progowego na poziomie 2.4V 1.6 Badanie charakterystyki dynamicznej inwertera Podstawowym parametrem użytecznym dla bramek logicznych jest ich prędkość działania. Każdy system przetwarzający dane binarne jest na tyle wydajny, jak szybko działa jego najwolniejszy element składowy. Stąd na współcześnie produkowane bramki logiczne nakładane są silne rygory związane z prędkością przełączania się, aby nadążyć za zmianami wejściowego pobudzenia kombinacyjnego. W bieżącym ćwiczeniu zbadamy wpływ szybkości przełączania sygnału wejściowego dla inwertera na szybkość jego reakcji. 1.6.1 Przebieg ćwiczenia Czynności przygotowawcze dla tego ćwiczenia są takie same jak w ćwiczeniu związanym z wyznaczaniem charakterystyki przejściowej. 1. Przygotuj układ pomiarowy według schematu z rys. 5. Wykorzystaj płytę ćwiczeniową. Podłącz płytę do źródła napięcia stałego o napięciu z zakresu 6..12V 2. Do złącza GEN podłącz wyjście generatora przebiegu prostokątnego TTL. 3. Przełącz zworki na płycie w położenie prawe spowoduje to przekazanie sygnału z generatora na łańcuch 6-u szeregowo połączonych bramek N OT 4. Do złącz oznaczonych OSC(x) oraz OSC(y) podłącz odpowiednio kanał X oraz Y oscyloskopu. 5. Stopniowo zwiększaj częstotliwość pracy generatora i obserwuj reakcję układu (kanał Y) na pobudzenie (kanał X) 6. Ustaw częstotliwość generatora spośród przedziału 1..10M Hz Wyboru częstotliwości dokonuje prowadzący zajęcia. 7. Przy pomocy narzędzi Cursors wyznacz czasy związane z przechodzeniem ciągu bramek ze stanu 0 1 oraz 1 0. Przykładowy oscylogram dla częstotliwości 3MHz prezentuje rys. 7. Oscylogram z eksperymentu ukazujący moment pomiaru oraz szacowane wartości czasów przejść (tranzycji) zamieść w sprawozdaniu. 8. Powtórz eksperyment dla pojedynczego inwertera w łańcuchu (przełącz obydwie zworki w położenie lewe) c Piotr Katarzyński 2011r. 6
1 KOMBINACYJNE UKŁADY LOGICZNE 9. Jak liczba bramek w łańcuchu (ścieżce logicznej) wpływa na czas przechodzenia (propagacji) informacji cyfrowej przez ścieżkę? Rysunek 7: Oscylogram z badania czasu przejścia dla częstotliwości pobudzenia 3MHz w łańcuchu 6-u inwerterów. Przebieg żółty obrazuje sygnał ze złącza OSC(x). Przebieg niebieski OSC(y). Pionowe kursory pokazują okres przejścia ze stanu 0 na 1 wynoszący w tym przypadku 156ns. 1.7 Analiza układów kombinacyjnych Elektryczne parametry opisujące bramki precyzują fizyczną stronę ich natury. Drugą stroną jest strona użytkowa, która objawia się w możliwości przetwarzania przez bramkę (lub układ bramek) określonych pobudzeń binarnych. Chcąc badać tą naturę konieczne jest zapewnienie sobie możliwość wizualizacji aktualnych poziomów logicznych w poszczególnych węzłach struktury bramkowej. Do tego celu służą rozmaite analizatory. Obecnie przećwiczymy zastosowanie cyfrowego analizatora stanów logicznych. 1.7.1 Przebieg ćwiczenia 1. Zapoznaj się z notami katalogowymi układów: 74HC04 (bramki NOT) 74HC08 (bramki AND) oraz 74HC32 (bramki OR). Szczególną uwagę zwróć na ułożenie wejść i wyjść bramek w układzie scalonym 2. Korzystając z płyty ćwiczeniowej zbuduj układ zaprezentowany na schemacie 8. Zapewnij wizualizację stanów wyjściowych bramek na diodach LED. 3. Podłącz kolejne kanały głowicy analizatora stanów logicznych do linii wejściowych (przyciski A oraz B) a także wyjściowych dla bramek NOT, AND, OR 4. Uruchom oscyloskop oraz podłącz zasilanie do płyty. 5. W oscyloskopie wybierz opcję LA. 6. Dobierz pokrętłem < scale > skalowanie podstawy czasu analizy na 1s 7. Pokrętłem < position > ustaw znacznik początku analizy na lewą krawędź ekranu. 8. Wciskając przyciski A oraz B zaobserwuj zmiany rejestrowanych poziomów logicznych na poszczególnych kanałach analizatora 9. Wykonaj zrzut z ekranu analizatora ukazujący działanie inwertera i bramek dwuwejściowych AN D, OR na wszystkie możliwe kombinacje pobudzeń zadawanych przyciskami. Przykładową rejestrację takiego stanu prezentuje rys. 9 c Piotr Katarzyński 2011r. 7
1 KOMBINACYJNE UKŁADY LOGICZNE Rysunek 8: Połączenia na płycie ćwiczeniowej oraz sposób dołączenia analizatora stanów logicznych dla badania przetwarzania informacji przez podstawowe bramki logiczne. Rysunek 9: Analizator stanów logicznych podczas badania bramek. Znacznik czasu analizy (T) należy dosunąć do lewej krawędzi ekranu. 1.8 Sprawozdanie W sprawozdaniu należy zamieścić: 1. Oscylogramy z momentu pomiaru oraz wyniki pomiarów parametrów napięciowych inwertera 2. Oscylogramy z momentu pomiaru czasów propagacji 0 1 oraz 1 0 dla łańcucha inwerterów oraz pojedynczego inwertera. 3. Zrzut z ekranu analizatora stanów logicznych c Piotr Katarzyński 2011r. 8
Wszystkie zdjęcia/zrzuty ekranowe należy odpowiednio opisać. W szczególności należy oznaczyć przebieg i miejsce jego zarejestrowania w obwodzie. Dla analizatora stanów logicznych należy podpisać kanały D0..D15 użyte w pomiarach. Na podstawie analizy zrzutu należy rozpoznać i opisać operacje wykonywane na danych wejściowych przez poszczególne bramki. Piotr Katarzyński c 2011r. 9