PODSTAWY DZIAŁANIA UKŁADÓW CYFROWYCH

PODSTAWY DZIAŁANIA UKŁADÓW CYFROWYCH 110001010001010001011100111000011100 11000101000101000101110011100001110001001100011 1

Podstawy dzałana układów cyfrowych Sygnał analogowy przyjmuje dowolne wartośc z określonego przedzału wartośc są określone w każdej chwl na danym odcnku czasu Sygnał cyfrowy przyjmuje wartośc dyskretne (skwantowane) wartośc występują tylko w określonych chwlach czasu Sytuacja wydealzowana. 2

Podstawy dzałana układów cyfrowych Obecne w elektronce telekomunkacj, analogowe przetwarzane jest praktyczne wyparte przez cyfrowe przetwarzane. Powody: całkowta powtarzalność (np. kopowana), wększa nezawodność (np. transmsj sygnału), wększa możlwość ochrony danych, nższe koszty w wększośc przypadków. 3

Systemy lczbowe Systemy lczbowe System dzesętny (decymalny) Zestaw cyfr {0, 1, 2, 3, 4, 5, 6, 7, 8, 9}. (7493) D = 7 10 3 + 4 10 2 + 9 10 1 + 3 10 0 System szesnastkowy (heksalny) Zestaw cyfr {0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F}. (7493) H = 7 16 3 + 4 16 2 + 9 16 1 + 3 16 0 = (29843) D (74A3) H = 7 16 3 + 4 16 2 + A 16 1 + 3 16 0 = (29859) D (DE) H = D 16 1 + E 16 0 = (222) D System dwójkowy (bnarny) Zestaw cyfr {0, 1}. 10100 = 1 2 4 + 0 2 3 + 1 2 2 + 0 2 1 + 0 2 0 = (20) D = (14) H 100 1001100010011100 142 43 1110010 bajt pojedynczy bt 4

Pozomy logczne napęcowe W układach cyfrowych nformacja reprezentowana jest przez dwa stany: stan nsk (L), nazywany też pozomem logcznym nskm lub zerem (0), stan wysok (H), nazywany też pozomem logcznym wysokm lub jedynką (1). W rzeczywstych układach należy dokładne określć jake wartośc napęć odpowadają pozomom logcznym H L. Logka prosta Stan elektryczny (pozom logczny) Reprezentacja cyfrowa bnarna Zakres napęć TTL Zakres napęć CMOS 1.8V Zakres napęć CMOS 3.3V H - hgh 1 2V 5.5V 1V 2V 2V 3.5V L - low 0-0.5V 0.8V -0.3V 0.5V -0.3V 1V Logka odwrócona Stan elektryczny (pozom logczny) Reprezentacja cyfrowa bnarna Zakres napęć TTL Zakres napęć CMOS 1.8V Zakres napęć CMOS 3.3V H - hgh 0 2V 5.5V 1V 2V 2V 3.5V L - low 1-0.5V 0.8V -0.3V 0.5V -0.3V 1V 5

Odporność na zakłócena Sygnał orygnalny Sygnał zakłócony Sygnał zrekonstruowany Współczynnk BER (bt error rato): BER = lczba btów przekłamanych całkowta lczba btów 6

Odporność na zakłócena Pksel Chcemy meć 2 10 = 1024 odcene szarośc. Reprezentacja analogowa: 1024 kolejnych wartośc napęć Reprezentacja cyfrowa 1024 kolejne wartośc bnarne 7

Logka prawda fałsz 110001010001010001011100111000011100 11000101000101000101110011100001110001001100011 Dzałane cyfrowych układów, które spotykamy na co dzeń, oparte jest na prawach logk D Morgana algebrze Bool a (materał matematyk szkoły średnej). Logka D Morgana zakłada dwe wartośc logczne, prawdę fałsz. Z tego powodu nazywana jest często logką dwuwartoścową. Do reprezentacj obu wartośc logcznych doskonale nadaje sę system bnarny. Logka prosta Stan elektryczny Wartość logczna Reprezentacja cyfrowa bnarna H - hgh True 1 L - low False 0 Logka odwrócona Stan elektryczny Wartość logczna Reprezentacja cyfrowa bnarna H - hgh False 1 L - low True 0 Jest możlwe budowane układów logcznych cyfrowych z logką welowartoścową, czyl opartych np. o system trójkowy. Jednakże, synteza, analza dzałana realzacja technczna są bardzo trudne. 8

Przykład 1 prosta logka sterowana wndą Przycsk góra newcśnęty = stan logczny false Przycsk góra wcśnęty = stan logczny true Przycsk dół newcśnęty = stan logczny false Przycsk dół wcśnęty = stan logczny true Wnda jedź = stan logczny true Wnda stój = stan logczny false Tabela prawdy Stan przycsku góra Stan przycsku dół" Sygnał dla wndy Sygnał z przycsku góra Newcśnęty (False) Newcśnęty (False) stój (False) Sygnał dla wndy Wcśnęty (True) Wcśnęty (True) Wcśnęty (True) Newcśnęty (False) stój (False) jedź (True) Sygnał z przycsku dół XOR Newcśnęty (False) Wcśnęty (True) jedź (True) 9

Bramk logczne OR AND NOR NAND X 0 X 1 X 2 f(or) f(and) f(nor) f(nand) f(exor) 0 0 0 0 0 1 1 0 0 0 1 1 0 0 1 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 1 1 1 0 0 1 0 0 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 0 0 0 EXOR NOT X 1 f(not) 0 1 1 0 10

Budowa bramek CMOS Możemy tranzystory MOS traktować jako elektryczne sterowane klucze Napęce bramk steruje śceżką pomędzy drenem g = 0 g = 1 źródłem nmos g d s d s OFF d s ON pmos g d s d s ON d s OFF

Inwerter CMOS A 0 Y V DD 1 A Y A Y GND

Inwerter CMOS A Y 0 1 0 A Y V DD OFF A=1 Y=0 ON GND

Inwerter CMOS A Y 0 1 1 0 A Y V DD ON A=0 Y=1 OFF GND

Bramka NAND CMOS A B Y 0 0 0 1 Y 1 0 1 1 A B

Bramka NAND CMOS A B Y 0 0 1 0 1 1 0 A=0 ON ON Y=1 OFF 1 1 B=0 OFF

Bramka NAND CMOS A B Y 0 0 1 0 1 1 1 0 A=0 OFF ON Y=1 OFF 1 1 B=1 ON

Bramka NAND CMOS A B Y 0 0 1 0 1 1 1 0 1 A=1 ON OFF Y=1 ON 1 1 B=0 OFF

Bramka NAND CMOS A B Y 0 0 1 0 1 1 1 0 1 A=1 ON OFF Y=1 ON 1 1 B=0 OFF

Bramka NAND CMOS A B Y 0 0 1 0 1 0 1 0 0 A B 1 1 0 Y

Bramka NOR CMOS Bramka CMOS NOR A B C D Y

Bramk trójstanowe Bufor trójstanowy daje Z kedy ne jest włączony EN A Y 0 0 Z 0 1 Z 1 0 0 1 1 1 A A EN EN Y Y EN

Bramk trójstanowe neregenerujące pozomu sygnału Bramka transmsyjna pracuje jako bufor trójstanowy tylko dwa tranzystory ne regeneruje sygnału szum z A przechodz do Y EN A Y EN

Trójstanowy nwerter Trójstanowy nwerter wytwarza zregenerowany sygnał na wyjścu A A A EN EN Y Y Y EN = 0 Y = 'Z' EN = 1 Y = A

PODZIAŁ UKŁAD ADÓW W LOGICZNYCH Układy logczne można podzelć (w zależno nośc od przyjętego kryterum) na: układy kombnacyjne układy sekwencyjne Def.1. Def.1. Układem kombnacyjnym nazywamy tak tak układ układ cyfrowy, w którym stan stan wejść wejść jednoznaczne określa stan stan wyjść wyjść układu. Def.2. Def.2. Układem sekwencyjnym nazywamy tak tak układ układ cyfrowy, w którym stan stan wyjść wyjść zależy zależy y od od stanu stanu wejść wejść oraz oraz od od poprzednch stanów w układu. układy asynchronczne układy synchronczne Def.3. Def.3. Układem asynchroncznym nazywamy tak tak układ układ cyfrowy, dla dla którego w dowolnym momence jego jego dzałana ana stan stan wejść wejść oddzaływuje na na stan stan wyjść wyjść. Def.4. Def.4. Układem synchroncznym nazywamy tak tak układ układ cyfrowy, dla dla którego stan stan wejść wejść wpływa na na stan stan wyjść wyjść w pewnych określonych odcnkach czasu czasu zwanych czasem czasem czynnym, natomast w pozostałych odcnkach czasu czasu zwanych czasem czasem martwym stan stan wejść wejść ne ne wpływa na na stan stan wyjść wyjść. 25

PODZIAŁ UKŁAD ADÓW W LOGICZNYCH układy kombnacyjne: układy zbudowane z bramek blok kombnacyjne sumatory komparatory dekodery, kodery, transkodery multpleksery, demultpleksery... układy matrycowe... układy sekwencyjne: przerzutnk rejestry lcznk... A={X,Y,λ: : X Y} X X- zbór r stanów w sygnałów w wejścowego Y - zbór r stanów w sygnałów w wyjścowego λ - funkcja opsująca dzałane ane układu A={X, Y, S, δ: : XxS S, X S, φ: : XxS Y} X X- zbór r stanów w sygnałów w wejścowego Y - zbór r stanów w sygnałów w wyjścowego S - zbór r stanów w wewnętrznych δ - funkcja przejść (określa zmany stanów układu wszystkch wzbudzeń) φ - funkcja wyjść (przyporządkowuje sygnały y wyjścowe stanom układu wzbudzenom) 26

REALIZACJA FUNKCJI LOGICZNYCH Przykład: Zaprojektować układ realzujący funkcję f(a,b,c,d)= (5,7,13,15) (5,7,13,15) f(a,b,c,d)= (5,7,13,15)= ABCD + ABCD + ABCD + ABCD A B C D f 0 0 0 0 0 0 1 0 0 0 1 0 2 0 0 1 0 0 3 0 0 1 1 0 4 0 1 0 0 0 5 0 1 0 1 1 6 0 1 1 0 0 7 0 1 1 1 1 8 1 0 0 0 0 9 1 0 0 1 0 10 1 0 1 0 0 11 1 0 1 1 0 12 1 1 0 0 0 13 1 1 0 1 1 14 1 1 1 0 0 15 1 1 1 1 1 A B C D lub na podstawe tablc Karnaugha B D 27

REALIZACJA FUNKCJI LOGICZNYCH Przykład: Zaprojektować układ realzujący funkcję AB CD 00 01 11 10 00 1 0 1 0 01 0 0 1 0 11 1 1 1 1 10 0 0 1 0 A B C D Y = A B + C D + A B C D = = ( A B) ( C D) A B C D 28

REALIZACJA UKŁADU SEKWENCYJNEGO Założena (przykład): układ dwustanowy S={S 1 =0, S 2 =1} o czterech pobudzenach X={X 1 =00, X 2 =01, X 3 =10, X 4 =11} dwóch stanach sygnałów w wyjścowych Y={Y 1 =1,Y 2 =0} oraz funkcjach δ: X 1 x S 1 = S 1 φ: S 1 = Y 2 X 2 x S 1 = S 1 S 2 = Y 1 X 3 x S 1 = S 2 tabela przejść X 4 x S 1 = S 2 X X 1 X 2 X 3 X 4 Y X 1 x S 2 = S 2 S X 2 x S 2 = S 1 S 1 S 1 S 1 S 2 S 2 Y 2 X 3 x S 2 = S 2 S 2 S 2 S 1 S 2 S 2 Y 1 X 4 x S 2 = S 2 zakodowana ść wyjść stany perwotne x 1 x 2 S S t 0 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 0 1 1 1 1 x 1 x 2 00 01 11 10 Y S 0 0 0 1 1 1 1 1 0 1 1 0 stany następne S t x 1 S y x 2 29

PODSTAWOWE UKŁADY CYFROWE Cyfrowe układy arytmetyczne Przerzutnk Rejestry Lcznk Dzelnk Bramk trójstanowe Multpleksery demultpleksery Magstrale danych 30

Przykład projektowana układu kombnacyjnego (jednobtowy półsumator) p Dodawane bnarne dwóch btów przenesene wynk sumowana C Y 0+0= 0 0 0+1= 0 1 1+0= 0 1 1+1= 1 0 a b 0 1 0 0 1 1 1 0 Y = a b a b 0 1 0 0 0 1 0 1 C=ab półsumator sumator a b Y C c b a b a półsumator c y b a półsumator y c y C +1 31

Przykład projektowana układu kombnacyjnego (jednobtowy sumator) 1. Dane sąs dwe lczby w kodze NKB: A = a 2 B = b 2 2. Jak znaleźć sumę? Dodawać poszczególne pozycje (począwszy od pozycj najmnej znaczących) cych) uwzględnaj dnając c przenesene. Czyl oblczyć dwe funkcje: y - bnarny wynk dodawana oraz c +1 - wartość przenesena 3. Tabela prawdy a b c a b c y c +1 0 0 0 0 0 1 0 0 1 0 0 1 0 1 0 1 1 0 0 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 1 y c +1 a c b 00 01 11 10 0 0 1 0 1 1 1 0 1 0 y = a b c y = a b c + a b c + a b c + a b c = a b c 4. Mapy Karaugha c a b 00 01 11 10 0 0 0 1 0 1 0 1 1 1 y + 1 c +1 c = a b + a c + b c c +1 32

Przykład projektowana układu kombnacyjnego (sumator welobtowy) Aby zrealzować sumowane dwóch k-btowych k lczb należy y połą łączyć ze sobą k sumatorów w jednobtowych b 0 a 0 b 1 a 1 b k-1 a k-1 c 0 =0 c k y 0 y 1 y k-1 33

PRZERZUTNIKI Def. Def. Przerzutnk sąs sąpodstawowym elementam układ układów sekwencyjnych, których zasadnczym zadanem jest jest pamętane jednego jednego btu btu nformacj Posada co najmnej dwa wejśca z reguły y dwa wyjśca wejśca programujące wejśca nformacyjne wejśce zegarowe wyjśca Zasadncze typy przerzutnków: RS, JK, D T 34

ASYNCHRONICZNY PRZERZUTNIK RS wejśce ustawające (SET) S R wejśce zerujące (RESET) wyjśce proste wyjśce zanegowane wejśca nformacyjne/programujące ce R S wyjśca R S n n-1 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 0 1 0 1 0 1 1 0-1 1 1 - S R wps jedynk R S n+1 0 0 n 0 1 1 1 0 0 1 1 - pamętane ustawane zerowane stan zabronony zerowane pamętane czas 35

SYNCHRONICZNY PRZERZUTNIK wejśce ustawające (SET) zegar CK S R wejśce zerujące (RESET) CK RS wyjśce proste wyjśce zanegowane S R asynchronczny czas 36

INNE PRZERZUTNIKI zegar R S zegar J K zegar D zegar T RS 00 01 11 10 0 0 1-0 1 1 1-0 JK 00 01 11 10 0 0 0 1 1 1 1 0 0 1 D 0 1 0 0 1 1 0 1 T 0 1 0 0 1 1 1 0 t t + 1 R S J K D T 0-0 0-0 0 0 0 1 1-1 1 1 1 0-1 0 1 1 0 - - 0 1 0 Przerzutnk JK dzała a podobne jak RS, z tąt różncą, że e gdy J=K=1, to sygnał zegara zmena stan. W nnych przypadkach J dzała a jak S, a K jak R. Przerzutnk D zapamętuje stan wejśca D w chwl mpulsu zegara. Przerzutnk T zmena swój j stan w czase mpulsu zegarowego, jeżel el T=1 a pozostaje w stane perwotnym, gdy T=0 37

REJESTRY Def. Def. Rejestrem Rejestrem nazywamy nazywamy układ układ cyfrowy cyfrowy przeznaczony przeznaczony do do krótkotermnowego przechowywana przechowywana newelkch newelkch nformacj nformacj lub lub do do zamany zamany postac postac nformacj nformacj z z równolegr równoległej ej na na szeregową szeregowąlub lub odwrotne. odwrotne. We 3 rejestr We 2 We 1 We 0 CLK Wprowadzane równoległe - wszystke bty słowa nformacj wprowadzamy jednocześne, w jednym takce zegara Wprowadzane szeregowe - nformację wprowadzamy bt po bce (jeden bt na jeden takt zegara) a 3 a 2 a 1 a 0 rejestr rejestr rejestr a 3 a 2 a 1 a 0 a 3 a 2 a 1 a 0 a 3 a 2 a 0... CLK CLK a 1 CLK T1 T2 T3 38

REJESTRY PIPO - parallel nput, parallel output - z wejścem wyjścem równoległym (rejestry buforowe) SISO - seral nput, seral output - wejśce wyjśce szeregowe (rejestry przesuwające) SIPO - seral nput, parallel output - z wejścem szeregowym równoległym wyjścem PISO - parallel nput, seral output - z wejścem równolegr wnoległym szeregowym wyjścem UST 1 2 3 4 P1 P2 P3 P4 CLK ZER D1 D2 D3 D4 39

LICZNIKI Def. Def. Lcznkem nazywamy układ układ cyfrowy, na na którego wyjścu pojawa sę sę zakodowana lczba lczba mpulsów w podanych na na jego jego wejśce zlczające. ce. Mus Mus być byćznany: stan stan początkowy lcznka lcznka (zero) (zero) pojemność lcznka lcznka kod kod zlczana Rodzaje lcznków: lczące ce w przód d (następnkowe) lczące ce w tył (poprzednkowe) rewersyjne (mozlwość zmany kerunku zlczana) szeregowe (asynchronczne) równoległe e (synchronczne) CEP CET CLK LD CLR D0 0 D1 1 D2 2 LICZNIK D3 3 TC D0 - D3 - wejśca danych CLK - wejśce zegarowe CLR - wejśce zerujące LD - wejśce sterujące do wpsywana danych z wejść D0-D1 D1 CEP - wejśce dostępu (umożlwa zlczane) CET - wejśce dostępu (umożlwa powstane przenesena TC) 0-3 - wyjśca 40 TC - wyjśce przenesena (umożlwa rozbudowę)

LICZNIKI CLK T 1 T 2 T 3 1 CLK CLK CLK 2 Lcznk poprzednkowy (lczący cy w tył) 3 111 110 101 100 011 010 001 000 T CLK 1 T 2 CLK T CLK 3 Lcznk następnkowy (lczący cy w przód) CLK 1 2 3 000 001 010 011 100 101 110 111 41

BRAMKI TRÓJSTANOWE Bramka trójstanowa jest narzędzem umożlwaj lwającym odseparowane elektryczne dwóch lub węcej punktów w w systeme, np. wyjśca pewnego układu wspólnego przewodu, po którym przesyłane sąs dane. WE ENABLE WE ENABLE WY 0 1 0 1 1 1 0 0 Z 1 0 Z WY Na wyjścu mogą pojawć sę trzy stany: stany logczne przekazywane z wejśca bramk (0 lub 1) stan Z tzw. wysokej mpedancj (brak wzajemnego wpływu wartośc elektrycznych na wejścu na wartośc elektryczne na wyjścu bramk 42

MULTIPLEKSERY I DEMULTIPLEKSERY Mutpleksery demutpleksery sąs układam umożlwaj lwającym zrealzowane systemu transmsj. Po strone nadawczej występuje przetwornk formatu słów s w z równolegr wnoległego ego na szeregowy - mutplekser. Umożlwa on przesłane (w postac prostej lub zanegowanej) na wyjśce tego z sygnałów w podanych na wejśce nformacyjne, który jest doprowadzony do wejśca o numerze określonym przez stan wejść adresowych. Po strone odborczej przetwornk słów s w z formatu szeregowego na równolegr wnoległy - demutplekser. Umożlwa on przesłane (w postac prostej lub zanegowanej) sygnału u z wejśca na to wyjśce, które zostało o wyróżnone przez stan wejść adresowych. MULTIPLEKSER DEMULTIPLEKSER WE WY Lna przesyłowa Adres Adres 43

MULTIPLEKSERY D0 D1 D2 D3 D4 D5 D6 D7 W Strob. A B C C B A Strob. W x x x 1 0 0 0 0 0 D0 0 0 1 0 D1 0 1 0 0 D2 0 1 1 0 D3 1 0 0 0 D4 1 0 1 0 D5 1 1 0 0 D6 1 1 1 0 D7 44

DEMULTIPLEKSERY Strob. W Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A B C C B A Strob. Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 x x x 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 0 1 0 0 1 1 0 1 1 1 1 1 0 1 1 0 1 1 1 0 1 1 1 1 1 0 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 0 45

MAGISTRALE DANYCH Def. Def. Magstralą nazywamy zestaw zestaw ln ln oraz oraz układ układów w przełą przełączających, cych, łącz łączących cych dwa dwa lub lub węcej węcej układ układów w mogących być byćnadajnkam lub lub odbornkam nformacj. Przesyłane nformacj zachodz zawsze zawsze pomędzy dokładne jednym jednym układem będącym nadajnkem a dokładne jednym jednym układem będącym b odbornkem, przy przy pozostałych układach odseparowanych od od ln ln przesyłających. NAD Układ odseparowany ODB 46

Dekodery kodery prorytetu Def. Def. Dekoderem nazywamy układ układ cyfrowy mający n wejść wejść oraz oraz k wyjść wyjść,, przy przy czym czym k < 2 n n.. Na Na wejśce dekodera podajemy zakodowany numer numer wyjśca, na na którym ma ma pojawć pojawćsę sęwyróżnony sygnał sygnało wartośc np. np. 0. 0. Na Na pozostałych wyjścach dekodera pownen występować stan stan przecwny do do sygnału sygnału wyróżnonego o wartośc np. np. 1. 1. 47

Dekodery kodery prorytetu Def. Def. Koderem nazywamy układ układ cyfrowy o n wyjścach k < 2 n n wejścach, przy przy czym czym na na wyjścu pojawa sę sęzakodowany numer numer tego tego wejśca, na na którym ten ten sygnał sygnał występuje Def. Def. Koderem prorytetu nazywamy układ układ kodera, kodera, w którym którym wprowadzono następujące zmany: 1. 1. Na Na jego jego wejścu wejścu może może pojawć sę sęwęcej nż nżjeden sygnał sygnałwyróżnony. 2. 2. Każdemu wejścu wejścu przyporządkowano pewen pewen stopeń stopeńważnośc, zwany zwany prorytetem. 3. 3. Na Na wyjścu wyjścu pojawa sę sęzakodowany numer numer tego tego wejśca wejśca z z wyróżnonym sygnałem, które które posada posada najwyższy prorytet. 48

Przykład 3 zegar 49

Przykład 3 zegar - graf sygnałowy 50

Przykład 3 zegar - graf sygnałowy Zakodujmy stany układu w postac cyfrowej: Lczy 01 Stop 11 Reset 00. Dzałanu przycsków przyporządkujmy cyfry: Przycsk R wcśnęty oznacza 1, puszczony 0 Przycsk ST wcśnęty oznacza 1, puszczony 0. 51

Przykład 3 zegar - schemat logczny Rys. Schemat logczny układu sterowana zegarem. 52