5. PROGRAMOWALNE UKŁADY LOGICZNE
|
|
- Wacław Urbański
- 8 lat temu
- Przeglądów:
Transkrypt
1 5. PROGRAMOWALNE UKŁADY LOGICZNE 5.1. Wstęp: Cyfrowe układy scalone Dwa podstawowe kryteria klasyfikacji ilość bramek w układzie (złożoność układu, tzw. stopień integracji), technologia wykonania Stopień integracji -liczba bramek logicznych w układzie SSI (Small Scale Integration) < 10 4 x NAND 4 x OR... - proste układy rodziny TTL MSI (Medium Scale Inetgration) przerzutniki (np. SN7474: 2 x D = 2 x 6 NAND) rejestry, liczniki proste układy arytmetyczne... - bardziej złożone układy rodziny TTL LSI (Large Scale Inetgration) proste mikroprocesory (liczba tranzystorów): (1971) (1972) (1974) 5000 układy WE /WY, zegary, kalkulatory... VLSI (Very Large Scale Inetgration) > mikroprocesory (liczba tranzystorów): (1978) i386dx (1985) i486dx (1989) Pentium (1993) Pentium II (1997) Pentium III (1999) Pentium IV (2000)
2 UWAGI: Klasyfikacja utworzona na początku lat 80. Obecnie miarą złożoności mikroprocesorów jest raczej liczba tranzystorów niż bramek (pamięci podręczne cache...). Gordon Moore (współzałożyciel firmy Intel w 1968 r), 1965: liczba tranzystorów w układzie scalonym rośnie wraz z czasem w tempie wykładniczym Technologie Tranzystory bipolarne - rodzina TTL (Transistor-Transistor Logic): 1965, Texas Instruments, układy SN74 - rodzina ECL (Emiter Coupled Logic): 1962, Motorola; większy pobór mocy, najszybsze Tranzystory unipolarne MOS: mniejszy pobór mocy, mniejsze rozmiary (nawet 10x) lepsze scalanie - pmos: chronologicznie pierwsze - nmos: szybsze (większa ruchliwość nośników n); technologia HMOS: down, sizing, zmniejszanie długości kanału tranzystora zwiększa także szybkość; największy stopień scalenia - Complementary MOS, CMOS: oba typy tranzystorów MOS, najmniejszy pobór mocy 2
3 5.2. Wstęp: Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze niemodyfikowalnej po wyprodukowaniu; np. bramki i układy funkcjonalne rodzin TTL, ECL, MOS, mikroprocesory, pamięci... Układy ASIC: użytkownik ma w pewien sposób wpływ na strukturę logiczna układu Full-Custom Semi-Custom Standard Cells Gate Arrays Field Programmable Gate Arrays (układy FPGA) Programmable Logic Devices (układy PLD) Rodzaje układów ASIC Dwie pierwsze klasy układów ASIC (Full Custom, Semi Custom) - programowalne w procesie produkcji (programowalne maską). Użytkownik przekazuje projekt producentowi u.s., układy po wyprodukowaniu mają już ostateczną architekturę, która nie ulega zmianom. Dwie pozostałe klasy układów (PLD, FPGA): wszystkie układy określonego typu opuszczają producenta identyczne (produkcja wielkoseryjna, niskie koszty), programowanie układu po jego wykonaniu poprzez utworzenie połączeń w istniejącej sieci ścieżek sygnałowych. Zalety ASIC: niższe koszty zaprojektowania, wykonania i uruchomienia systemu cyfrowego, szczególnie przy produkcji wielkoseryjnej. Możliwości reprogramowania układu - ułatwione testowanie, wprowadzanie zmian w projekcie... 3
4 Full-Custom ASIC Użytkownik sam projektuje wszystkie lub wybrane komórki logiczne układu, rozmieszczenie oraz połączenia. Stosowane przeważnie w układach nowych lub wysoce specjalizowanych, gdy brak gotowych projektów wymaganych komórek. Produkcja we wsadach po 5 30 wafli (wafer), każdy wafel zawiera układów Standard-Cell ASIC Układ projektowany z predefiniowanych standardowych komórek (standard cells), zaprojektowanych w trybie full-custom; dostępne komercyjne biblioteki standardowych komórek. Duże komórki, realizujące złożone bloki funkcjonalne (np. mikroprocesory) - tzw. mega cells, cores. Regularny rozkład komórek w układzie, zwykle rzędy (wiersze) komórek o stałej wysokości i zmiennej długości uporządkowana struktura połączeń Gate-Array ASIC Regularna, niezmienna struktura elementów układu (matryca elementarnych bloków logicznych), użytkownik projektuje sieć połączeń (warstwy metalizacji). Standardowe układy produkowane seryjnie i magazynowane, po otrzymaniu projektu dodawane tylko warstwy metalizacji. Taniej i szybciej niż standard-cell. Cykl produkcji dni-tygodnie Układy PLD (Programmable Logic Devices) Standardowe, produkowane masowo układy scalone opuszczają producenta w identycznej postaci. Nie ma modyfikowanych masek (komórki logiczne czy metalizacje), jeden duży blok programowanych połączeń, programowanie wyłącznie po stronie użytkownika. 4
5 Przykłady: - programowalne pamięci tylko do odczytu (PROM) - układy PAL, PLA: dwupoziomowa struktura sumy iloczynów, realizująca zaprogramowaną funkcję boolowską Układy FPGA Nazywane także FPLD (Field Programmable Logic Devices). Zasada programowania podobna do PLD, ale bardziej złożona struktura. Programowanie nie tylko sieci połączeń (jak w PLD), ale także pewien sposób konfigurowania funkcji komórek logicznych: - struktura układu: regularny układ komórek logicznych, które zawierają pewną (programowalną) logikę kombinacyjną oraz przerzutnik(i); - komórki logiczne otoczone siecią (programowalnych) linii sygnałowych. Liderzy architektur FPGA: firmy Xilinx oraz Altem Rachunek ekonomiczny układów ASIC Koszt całkowity projektu i produkcji = = koszt stały (przygotowanie projektu) +koszt jednostkowy (koszt u.s., montażu itp.) x liczba egzemplarzy Przykład: Porównanie trzech technologii CBIC (cell-based IC = standard cell ASIC) MCA (mask programmable gate array) FPGA Koszty: (stały) (jednostkowy) CBIC $ 8 $ MGA $ 10 $ FPGA $ 39 $ (Application Specific Integrated Circuits, Smith, Addison-Wesley, 1997) 5
6 Wyrównanie kosztów: FPGA vs. Gate Array 2000szt FPGA vs. Standard Cells 4000 Gate Array vs. StandardCells (Applicatioin Specific Infegrafed Circuifs, Smith, Addison-Wesley, 1997) Programowanie układów PLD & FPGA Programowanie układu : utworzenie (lub nie) połączeń w określonych punktach linii sygnałowych, tzw. punktach programowalnych określenie dróg przesyłania sygnałów pomiędzy elementami układu (bramkami, przerzutnikami, blokami funkcjonalnymi) i uzyskanie w ten sposób układu kombinacyjnego lub sekwencyjnego o żądanej funkcji. Ogólna struktura nie zaprogramowanego układu wyznacza nieprzekraczalne ramy projektu (programowaniu podlega sieć połączeń między elementami zawartymi w układzie, nie rodzaj i liczba owych elementów). 6
7 Trzy główne technologie programowania - analogiczne do realizacji programowalnych pamięci tylko do odczytu (ROM): - programowanie jednokrotne (Programmable ROM, PROM) - programowanie kasowalne przez naświetlenie promieniami UV (Erasable Programmable ROM, EPROM) - programowanie kasowalne elektrycznie (Electrically Erasable PROM, EEPROM, E2PROM) Programowanie nieodwracalne (One -Time Programming, OTP) A. Bezpieczniki (Fuses) Technologia chronologicznie pierwsza, związana z układami bipolarnymi. Metoda: przepalenie bezpiecznika - fragmentu odpowiednio przygotowanej ścieżki metalizacji. B. Antybezpieczniki (Antifuses) Antybezpiecznik jest normalnie rozwarty (off); przepuszczenie odpowiednio dużego prądu (5 15 ma) stapia izolujący dielektryk i powoduje stałe zwarcie (on). Antybezpieczniki zajmują mniej miejsca, dzięki niskiej rezystancji i pojemności są także szybkie Programowanie kasowalne (Erasable Programming) Technologia MOS, jako programowane połączenie tranzystor EPROM i EEPROM: tranzystor nmos z bramka swobodną (floating gate) 7
8 Programowanie EPROM - hot electron tunneling: Napięcie programowania V PP >>+5V (+15 20V), lawinowe wstrzykniecie elektronów na bramkę swobodną przesunięcie napięcia progowego tranzystora powyżej +5 V (tranzystor stale odcięty) Kasowanie: Naświetlenie promieniowaniem jonizującym (UV 2537 A o ), jonizacja dielektryka umożliwia wzbudzonym elektronom spłynięcie z bramki swobodnej. Obudowy z oknem ze szkła kwarcowego. Powolne; trwa od kilku sekund do kilkunastu minut. Jeśli trwa za długo niebezpieczeństwo nieodwracalnego pozbawienia bramki swobodnej możliwości uwięzienia elektronów (over-erasure). Samoczynne kasowanie pod wpływem promieniowania słonecznego, promieniowania tła (trwałość zapisu ograniczona). Ograniczona ilość cykli programowanie - kasowanie; rzędu
9 W sumie: Czas programowania dość długi (5 10 µs), ale najkrótszy wśród metod programowania odwracalnego. Bardzo dobre możliwości scalania (pojedynczy tranzystor jako jednocześnie urządzenie programujące i odczytujące) Programowanie kasowalne elektrycznie (Electrically Erasable Programming) Inna metoda wprowadzania elektronów na bramkę swobodną: efekt tunelowy Fowlera - Nordheima, wstrzyknięcie elektronów wprost z drenu. Cieńsza warstwa dielektryka, niższe napięcie programowania (V GD -+12V): Niższe natężenie prądu dłuższy czas programowania, zwykle rzędu-5 ms. Kasowanie: ten sam efekt przy odwróconej polaryzacji napięć = odprowadzenie elektronów z bramki swobodnej. Podczas kasowania niebezpieczeństwo silnego dodatniego naładowania bramki swobodnej (tranzystor stale otwarty) specjalne układy kontrolujące rozładowanie. 9
10 Różne technologie programowania wielokrotnego - podsumowanie: EPROM EEPROM Flash NOR NAD V cc [V] 5; ; 3,3; 2,5 5; 3,3 Program/erase cycles ~10 3 ~10 5 ~10 5 ~10 6 Program method Hot electron FN tunneling Hot electron FN tunneling Erase method UV light FN tunneling FN tunneling FN tunneling Program time 10 µs / Byte 5 ms / Byte 10 µs / Byte 300 µs / 512 Byte Erase time ~30 min 10 ms / chip 1 s / 64 kbyte 5 ms / 16 kbyte Pamięci Flash = technologia E 2 PROM + możliwość jednoczesnego kasowania wszystkich lub grupy komórek Układy PLD Matryca programowalna Elementy: N linii poziomych z sygnałami WE I 1...I N, K linii pionowych reprezentujących tzw. termy T 1... T K, M linii poziomych z sygnałami WY F 1...F M, połączenia programowalne (oznaczone kółkami). 10
11 Analiza pracy: Tranzystory MOS otwierane poziomem 0 logicznego (napięciem niskim). Wówczas: T k = 0 wszystkie tranzystory termu k w matrycy górnej są zamknięte punkty są nie zaprogramowane lub na dołączonych wejściach I i = 1. Czyli: T k = 0 wszystkie uczestniczące w nim sygnały WE są równe 1 funkcja NAND: T k = NAND(α k1 +I 1, α k2 + I 2,..., α kn + I N ) gdzie: α ij = 0 punkt programowalny jest zwarty (WE I j dołączone) α ij = 1 punkt programowalny jest rozwarty (WE I j nie dołączone) Analogicznie pracuje matryca dolna: F m = NAND(β m1 +T 1, β m2 +T 2,..., β mn + T N ) gdzie β ij = 0 lub 1 w zależności od zaprogramowania j.w. a) Schemat symboliczny matrycy programowalnej b) Schemat równoważny z praw de Morgana c) Postać symboliczna używana w schematach układów PLD a b c 11
12 Klasyfikacja architektur PLD Typ układu: PAL (Pragrammable Array Logic) PLE (Programmable Logic Element) PLA (Programmable Logic Array) Matryca AND: Programowalna NIEprogramowalna Programowalna Matryca OR: NIEprogramowalna Programowalna Programowalna Nieprogramowalność oznacza, że w danej matrycy linie sygnałowe są na stałe dołączone do określonych bramek. Np. w układach PAL linie termów są na stałe dołączone do bramek OR: matryca OR jest nieprogramowalna, każda bramka OR ma swój zestaw termów, każdy term na dołączony do dokładnie jednej bramki OR. Programowanie decyduje o tym, jakie sygnały WE uczestniczą w wyznaczaniu poszczególnych termów Układy PLE Nieprogramowalna matryca AND. Idea na przykładzie struktury o 3 WE i 4 WY: Termy T 0... T 7 odpowiadają wszystkim 8 kombinacjom sygnałów WE; w każdej chwili dokładnie jeden z nich jest aktywny (równy 1) i zaprogramowane dla niego słowo w matrycy OR zostanie podane na WY. Czyli: pamięć ROM (Read Only Memory) o organizacji 8 słów 4-bitowych (8 x 4), której zawartość ustala się programując matrycę OR. W zależności od technologii pamięć PROM, EPROM lub E 2 PROM. W porównaniu do klasycznych realizacji pamięci ROM: - zaleta: szybsza odpowiedź - wada: mniejszy stopień scalenia, mniejsze pojemności 12
13 Bufory trójstanowe - zwykle występują na wyjściach w układach PLE Bufor 3-stanowy: OE=1 OUT=IN (0 lub 1) OE=0 OUT=Z (stan wysokiej impedancji) Niezbędne jeśli do jednej linii sygnałowej dołączane wiele wyjść (jak np. przy łączeniu wyjść wielu układów pamięci do magistrali danych) Układy PAL Nieprogramowalna matryca OR każdy term dołączony na stałe do jednej z bramek OR Struktura: dwupoziomowy układ AND - OR (SOP, Sum Of Products) Najbardziej rozpowszechniona rodzina układów PLD Produkowana początkowo głównie w dwóch technologiach - PROM: przepalane bezpieczniki, szybkie układy bipolarne - EPROM: układy MOS obecnie coraz częściej także w technologii E 2 PROM (np. rodzina PALCE, EE CMOS) Podstawowa klasyfikacja układów PAL: - kombinacyjne - rejestrowe - z makrokomórkami programowalnymi 13
14 Układy PAL kombinacyjne Termy (linie teraz poziome) są ponumerowane (obudowa 20- wyprowadzeniowa; w układach większych 0..74, obudowa 24-wypr.). Wejścia do matrycy programowalnej (linie pionowe): piny WE + sprzężenia zwrotne z WY. Ich liczba = liczba WE + liczba sprzężeń zwrotnych. Wszystkie sygnały w matrycy są dostępne komplementarnie; funkcje WY są zanegowane. Układ PAL16L8-10 WE / 8 WY, matryca 64x32-6 WY ze sprzężeniami zwrotnymi (dwa skrajne bez!) 14
15 PAL16L8: Komórka WY Na każde wypr. WY przypada 8 termów (AND): 1 sterujący buforem + 7 dołączonych na stałe do bramki OR Matryca AND: 64 x 32 punktów programowania (8x8 = 64 linii termów, (10 + 6) x 2 = 32 pionowych linii sygnałowych) Obudowa 20 wyprowadzeniowa (10 WE + 8 WY + Vcc + GND) Term T 8k sterujący k-tym buforem WY może być różnie zaprogramowany: - T 8k = const 1 pin pracuje jako WY (realizuje zaprogramowaną funkcję) - T 8k = const 0 pin pracuje jako dodatkowe WE - T 8k = 0/1- funkcja zmienna pin pracuje jako WE/WY (np. transmisja dwukierunkowa na jednej linii sygnałowej) 15
16 Układy PAL rejestrowe Układ PAL16R8 Sygnał z każdej bramki OR podawany na przerzutnik typu D Dwa sygnały WE wspólne dla wszystkich komórek WY: - Clk - /OE Po 8 termów na każdą bramkę OR Matryca programowalna 64 x 32 Sygnały dostępne w matrycy: 8 WE + 8 sprzężeń zwrotnych z przerzutników Obudowa 20-wypr. (8WE+Clk+/OE + 8WY + Vcc + GND) OE nieprogramowalny, wyprowadzenia WY nie mogą być dwukierunkowe 16
17 Układy pokrewne 16R8 16R6: dwa skrajne WY rejestrowe zastąpiono WE/WY kombinacyjnymi identycznymi jak w 16L8 (7 termów dołączonych do bramki OR + 1 term sterujący buforem trójstanowym; sprzężenie zwrotne pobrane za buforem możliwa praca dwukierunkowa). 16R4: cztery skrajne WY jako kombinacyjne WE/WY j.w. Oznaczenia układów PAL PAL 16 L 8 PAL 16 R 6 ilość sygnałów doprowadzonych do matrycy programowalnej (liczba WE + liczba sprzężeń zwrotnych) ilość WY lub ilość WY rejestrowych. L / H = układ kombinacyjny z WY aktywnymi 0 (Low) / 1 (High) R = układ z WY rejestrowymi C = układ kombinacyjny z wyjściami komplementarnymi P = układ kombinacyjny z polaryzacją wyjść programowalną V =układ z makrokomórkami WY programowanymi 17
18 Układy PAL z makrokomórkami programowalnymi PAL22V10 Bramki OR dołączone do 10 jednakowych makrokomórek programowalnych Matryca AND 132 x 44 Sygnały w matrycy: 12 wyprowadzeń zewnętrznych + 10 sprzężeń zwrotnych Różna liczba termów dołączonych do bramek OR: 8/10/12/14/16/16/14/12/10/8 Dodatkowe dwa termy realizujące wspólne dla wszystkich makrokomórek sygnały AR i SP Obudowa 24-wypr. (12 WE + 10 WY + V cc + GND) 18
19 Makrokomórka OLMC - Output Logic Macro Cell Zaprogramowanie dwóch punktów (S0 oraz S1) steruje pracą multiplekserów i określa konkretną funkcję makrokomórki. Przerzutnik typu D z sygnałami AR (Asynchronous Reset) oraz SP (Synchronous Preset) - dwa dodatkowe termy globalne w matrycy. Sygnał Clk wspólny dla wszystkich makrokomórek, pobierany z WE I 0. Dodatkowy term steruje bufor 3-stanowy. Możliwe tryby pracy makrokomórki a. Registered/active low b. Combinatorial/active low c. Registerea/active high d. Combinatorial/active high 19
20 Układ PAL16V8 Poza konfiguracjami niestandardowymi może emulować dowolny układ z rodziny 16R8 lub z rodziny 10H8. Obudowa 20 wyprowadzeń, matryca AND 64 x programowalnych makrokomórek WY (MC 0 MC 7 ). Dwa globalne punkty programowania (SG0, SG1) i po dwa lokalne w każdej makrokomórce (SL0 i, SL1 i ) razem 18 punktów programowania 20
21 SG0 - wykorzystanie wyprowadzeń 1 i 11 1 wyprowadzenia 1 i 11 jako I 0 i I 9 (urządzenie bez rejestrów, np. 16L8) 0 wyprowadzenia 1 i 11 jako Clk i OE (urządzenie z rejestrami, np. 16R8) SG1 - rodzaj architektury 1 układ rodziny 16R8 (16R8, 16R6, 16R4 lub 16L8) 0 układ rodziny 10H8 SL0 x - razem z SG1 określa funkcję komórki (rejestrowa 0 / kombinacyjna 1) SL1 x - polaryzacja WY (bramka XOR) Układy PAL / GAL - uwagi: Moduły PLD z makrokomórkami programowalnymi jako pierwsza wprowadziła firma Lattice Semiconductors i nazwała je układami GAL (Generic Array Logic). Były to układy reprogramowalne, co odróżniło je od ówczesnych układów PAL produkowanych przez AMD. Obecnie ta różnica zatarła się: rodzina GAL została wchłonięta przez układy PAL, które także stały się reprogramowalne (PALCE = EE CMOS). GAL is registered trademark of Lattice Seimiconductors Corp. PAL is registered trademark of Advanced Micro Devices, Inc. W 1999 r firma AMD wycofała się z rynku układów PLD, sprzedając swój oddział (firma Vantis) do Lattice. 21
22 Układy PLA Najbardziej uniwersalna struktura PLD: obie matryce programowalne. Układy chronologicznie pierwsze, ale rozpowszechniały się z oporami; obecnie wyparte przez prostsze układy PAL, znacznie rzadziej od nich stosowane. Przykład układ PLS153: Idea PLA przetrwała sekwenserach programowalnych PLS (Programmable Logic Sequencer): matryce programowalne + przerzutniki + sprzężenia zwrotne. Np. układ PLS105: wyprowadzeń WE - 48 termów AND - łącznie 14 przerzutników typu RS; na każdy przerzutnik 2 linie sumy OR (do wejść R i S) - wspólny sygnał zegarowy (pobierany z dedykowanego WE) oraz PRESET - stan 8 przerzutników podawany na wyprowadzenia WY poprzez bufory 3-stanowe - stan 6 ukrytych" przerzutników dostępny jako sprzężenie zwrotne w matrycy AND 22
23 5.4. Układy PGA / FPGA Przypomnienie: Gate Arrays - najprostsza z technologii układów programowalnych maską (gotowa matryca bramek + projektowanie warstw metalizacji). Programmable Gate Arrays - połączenie idei matrycy gotowych bloków oraz koncepcji programowania punktów połączeń linii sygnałowych jak w technologiach PLD. Popularne obecnie układy FPGA (Field Programmable GA) - układy reprogramowalne elektrycznie. Firma Xilinx, koncepcja LCA (Logic Cell Array): - CLB (Configurable Logic Block) = konfigurowalny blok logiczny (dowolna funkcja boolowska zmiennych wejściowych + przerzutnik(i)) - SW (Switch Matrix) = programowalne połączenia pomiędzy różnego rodzaju liniami sygnałowymi, biegnącymi pomiędzy CLB. - I/O Block = bufonowanie wyprowadzenia zewnętrznego. 23
24 5.5. Programowanie układów PLD Zaprojektowanie układu cyfrowego Edytor i kompilator PLD. Np. systemy PALASM (AMD), CUPL, ABEL... Wynik: mapa przepalonych" połączeń w strukturze układu, np. plik w standardowym formacie JEDEC (Joint Electron Device Engineering Council) Programatory zewnętrzne Urządzenie zewnętrzne + komputer PC (podłączenie przez port szeregowy lub równoległy) + oprogramowanie 24
25 Programowanie w systemie (In System Programming, ISP) Programowanie układu wlutowanego", ostatnio coraz bardziej popularne. Joint Test Action Group (JTAG) => IEEE Boundary Scan Test Interface Standard (1990) - standard testowania połączeń obwodów drukowanych. IEEE interfejs TAP (Test Access Port): 4 sygnały, urządzenia połączone szeregowo - język BSDL (Boundary Scan Description Language): zestaw instrukcji testujących przesyłanych interfejsem TAP Lata 90.: wykorzystanie interfejsu TAP przez producentów PLD / FPGA do programowania i testowania in system; rozszerzanie zestawu instrukcji BSDL. IEEE 1532 Standard for In-System Configuration of Programmable Devices standaryzacja zastosowania do programowania ISP. 4 sygnały interfejsu TAP: - TDI (Test Data Input) - TDO (Test Data Output) - TMS (Test Mode Select) - TCK (Tes tclock) Idea połączenia urządzeń - Łańcuch JTAG (JTAG scan chain): Lattice Semiconductor: układ GAL22V10 w wersji ISP; obudowa 28 wyprowadzeń, sygnały interfejsu TAP jako dodatkowe 4 wyprowadzenia. 25
Technika Cyfrowa 2. Wykład 1: Programowalne układy logiczne
Technika Cyfrowa Wykład : Programowalne układy logiczne dr inż Jarosław Sugier JaroslawSugier@pwrwrocpl II pok C- J Sugier TC - Treść wykładu w tym semestrze: I Programowalne układy logiczne II Architektura
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Bardziej szczegółowoTechnika Cyfrowa 1. Wykład 8: Cyfrowe układy scalone V CYFROWE UKŁADY SCALONE. dr inż. Jarosław Sugier IIAR, pok.
V CYFROWE UKŁDY SCLONE Technika Cyfrowa 1 1 Parametry 1.1 Parametry statyczne Wykład 8: Cyfrowe układy scalone Przyjmujemy logikę dodatnią napięcie zasilające U cc > 0 0 log. ~ 0 V, 1 log. ~ U cc Rodzina
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Bardziej szczegółowoProgramowalne scalone układy cyfrowe PLD, CPLD oraz FPGA
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD
Bardziej szczegółowoTemat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Bardziej szczegółowoTechnika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,
Bardziej szczegółowoCyfrowe układy scalone
Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej
Bardziej szczegółowoSystemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoUkłady programowalne
Układy programowalne SPLD, CPLD, FPGA Podział układów programowalnych Procesory strukturalne Procesor Procesory proceduralne ASIC/ASSP PLD mikroprocesor mikrokontroler SPLD CPLD FPGA PROM, PLE, PLA, PAL,
Bardziej szczegółowoRODZAJE PAMIĘCI RAM. Cz. 1
RODZAJE PAMIĘCI RAM Cz. 1 1 1) PAMIĘĆ DIP DIP (ang. Dual In-line Package), czasami nazywany DIL - w elektronice rodzaj obudowy elementów elektronicznych, głównie układów scalonych o małej i średniej skali
Bardziej szczegółowo4. Wpisz do tabeli odpowiednie oznaczenia ukladów: PAL, PLA, PLE
1. Uzupelnij zapis ukladów CPLD rodziny XC9500XL: a. makrokomórka ma standardowa liczbe iloczynów - b. blok funkcyjny ma calkowita liczbe przerzutników - c. kazda makrokomórka ma liczbe przerzutników -
Bardziej szczegółowoElektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
Bardziej szczegółowoTechnika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych
Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Elementy poważniejsze
Bardziej szczegółowo43 Pamięci półprzewodnikowe w technice mikroprocesorowej - rodzaje, charakterystyka, zastosowania
43 Pamięci półprzewodnikowe w technice mikroprocesorowej - rodzaje, charakterystyka, zastosowania Typy pamięci Ulotność, dynamiczna RAM, statyczna ROM, Miejsce w konstrukcji komputera, pamięć robocza RAM,
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Bardziej szczegółowoPROJEKTOWANIE UKŁADÓW VLSI
prof. dr hab. inż. Andrzej Kos Tel. 34.35, email: kos@uci.agh.edu.pl Pawilon C3, pokój 505 PROJEKTOWANIE UKŁADÓW VLSI Forma zaliczenia: egzamin Układy VLSI wczoraj i dzisiaj Pierwszy układ scalony -
Bardziej szczegółowoMIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.
Click Co to to jest edit mikroelektronika Master title style Click to edit Master text styles Second Level MIKROELEKTRONIKA [gr.], dział Third Level elektroniki zajmujący się działaniem, Fourth Level konstrukcją
Bardziej szczegółowoPROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE
Paweł Bogumił BRYŁA IV rok Koło Naukowe Techniki Cyfrowej Dr inŝ. Wojciech Mysiński opiekun naukowy PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Keywords: PAL, PLA, PLD, CPLD, FPGA, programmable device, electronic
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Bardziej szczegółowoZwykle układ scalony jest zamknięty w hermetycznej obudowie metalowej, ceramicznej lub wykonanej z tworzywa sztucznego.
Techniki wykonania cyfrowych układów scalonych Cyfrowe układy scalone dzielimy ze względu na liczbę bramek elementarnych tworzących dany układ na: małej skali integracji SSI do 10 bramek, średniej skali
Bardziej szczegółowoTechnika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowomgr inż. Tadeusz Andrzejewski JTAG Joint Test Action Group
Użycie złącza JTAG w systemach mikroprocesorowych do testowania integralności połączeń systemu oraz oprogramowania zainstalowanego w pamięciach stałych. JTAG Joint Test Action Group mgr inż. Tadeusz Andrzejewski
Bardziej szczegółowoArtykuł zawiera opis i dane techniczne
Pamięci EEPROM i FLASH stosowane w sprzęcie powszechnego użytku Jakub Wojciechowski Artykuł zawiera opis i dane techniczne popularnych pamięci stosowanych w sprzęcie powszechnego użytku. Klasyfikacja pamięci
Bardziej szczegółowoStruktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami
Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016
Bardziej szczegółowoBramki logiczne Podstawowe składniki wszystkich układów logicznych
Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości
Bardziej szczegółowoUkłady cyfrowe. Najczęściej układy cyfrowe służą do przetwarzania sygnałów o dwóch poziomach napięć:
Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów, którym przyporządkowywane są wartości liczbowe. Najczęściej układy cyfrowe służą do przetwarzania
Bardziej szczegółowoKrótkie przypomnienie
Krótkie przypomnienie x i ={,} y i ={,} w., p. Bramki logiczne czas propagacji Odpowiedź na wyjściu bramki następuje po pewnym, charakterystycznym dla danego układu czasie od momentu zmiany sygnałów wejściowych.
Bardziej szczegółowoSystem mikroprocesorowy i peryferia. Dariusz Chaberski
System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób
Bardziej szczegółowoArchitektura systemu komputerowego
Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami
Bardziej szczegółowoPodstawy Informatyki JA-L i Pamięci
Podstawy Informatyki alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi Plan wykładu 1 Operator elementarny Proste układy z akumulatorem Realizacja dodawania Realizacja JAL dla pojedynczego bitu 2 Parametry
Bardziej szczegółowoPodstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie
Bardziej szczegółowoZaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
Bardziej szczegółowoTechnika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08
Pamięci Układy pamięci kontaktują się z otoczeniem poprzez szynę danych, szynę owa i szynę sterującą. Szerokość szyny danych określa liczbę bitów zapamiętywanych do pamięci lub czytanych z pamięci w trakcie
Bardziej szczegółowoTranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Bardziej szczegółowoSzkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych
Bardziej szczegółowoSystemy operacyjne i sieci komputerowe Szymon Wilk Superkomputery 1
i sieci komputerowe Szymon Wilk Superkomputery 1 1. Superkomputery to komputery o bardzo dużej mocy obliczeniowej. Przeznaczone są do symulacji zjawisk fizycznych prowadzonych głównie w instytucjach badawczych:
Bardziej szczegółowoZbudować 2wejściową bramkę (narysować schemat): a) NANDCMOS, b) NORCMOS, napisać jej tabelkę prawdy i wyjaśnić działanie przy pomocy charakterystyk
Zbudować 2wejściową bramkę (narysować schemat): a) NANDCMOS, b) NORCMOS, napisać jej tabelkę prawdy i wyjaśnić działanie przy pomocy charakterystyk przejściowych użytych tranzystorów. NOR CMOS Skale integracji
Bardziej szczegółowoProjektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoPamięci RAM i ROM. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007
Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Tranzystor MOS z długim kanałem kwadratowa aproksymacja charakterystyk 2 W triodowym, gdy W zakresie
Bardziej szczegółowoLogiczne układy bistabilne przerzutniki.
Przerzutniki spełniają rolę elementów pamięciowych: -przy pewnej kombinacji stanów na pewnych wejściach, niezależnie od stanów innych wejść, stany wyjściowe oraz nie ulegają zmianie; -przy innej określonej
Bardziej szczegółowoCyfrowe układy kombinacyjne. 5 grudnia 2013 Wojciech Kucewicz 2
Cyfrowe układy kombinacyjne 5 grudnia 2013 Wojciech Kucewicz 2 Cyfrowe układy kombinacyjne X1 X2 X3 Xn Y1 Y2 Y3 Yn Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi wejściowemu X i X jednoznacznie
Bardziej szczegółowoPodstawy elektroniki cz. 2 Wykład 2
Podstawy elektroniki cz. 2 Wykład 2 Elementarne prawa Trzy elementarne prawa 2 Prawo Ohma Stosunek natężenia prądu płynącego przez przewodnik do napięcia pomiędzy jego końcami jest stały R U I 3 Prawo
Bardziej szczegółowoPodział układów cyfrowych. rkijanka
Podział układów cyfrowych rkijanka W zależności od przyjętego kryterium możemy wyróżnić kilka sposobów podziału układów cyfrowych. Poniżej podam dwa z nich związane ze sposobem funkcjonowania układów cyfrowych
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoSterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Bardziej szczegółowoProgramowalna matryca logiczna
Programowalna matryca logiczna 1. Wprowadzenie We współczesnej elektronice cyfrowej obecne są dwa trendy rozwoju [1]: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoSpis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11
Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.
Bardziej szczegółowoTranzystor jako element cyfrowy
Temat i plan wykładu Tranzystor jako element cyfrowy 1. Wprowadzenie 2. Tranzystor jako łącznik 3. Inwerter tranzystorowy 4. Charakterystyka przejściowa 5. Odporność na zakłócenia 6. Definicja czasów przełączania
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowoPamięci RAM i ROM. Pamięć RAM 2. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd (C mbit.
Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Pamięć RAM 2 (C mbit ) C col_array DRAM cell circuit Schematic of DRAM 4 4 array-section B. El-Kareh,
Bardziej szczegółowoĆwiczenie 24 Temat: Układy bramek logicznych pomiar napięcia i prądu. Cel ćwiczenia
Ćwiczenie 24 Temat: Układy bramek logicznych pomiar napięcia i prądu. Cel ćwiczenia Poznanie własności i zasad działania różnych bramek logicznych. Zmierzenie napięcia wejściowego i wyjściowego bramek
Bardziej szczegółowoTechnika cyfrowa Inżynieria dyskretna cz. 2
Sławomir Kulesza Technika cyfrowa Inżynieria dyskretna cz. 2 Wykład dla studentów III roku Informatyki Wersja 5.0, 10/10/2015 Generacje układów scalonych Stopień scalenia Liczba elementów aktywnych Zastosowania
Bardziej szczegółowoĆwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia
Ćwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia Zapoznanie się z techniką połączenia za pośrednictwem interfejsu. Zbudowanie
Bardziej szczegółowoZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 4 Legenda Podział układów logicznych Układy cyfrowe, układy scalone Synteza logiczna Układy TTL, CMOS 2 1 Podział układów Układy logiczne kombinacyjne sekwencyjne
Bardziej szczegółowoCharakterystyka mikrokontrolerów. Przygotowali: Łukasz Glapiński, Mateusz Kocur, Adam Kokot,
Charakterystyka mikrokontrolerów Przygotowali: Łukasz Glapiński, 171021 Mateusz Kocur, 171044 Adam Kokot, 171075 Plan prezentacji Co to jest mikrokontroler? Historia Budowa mikrokontrolera Wykorzystywane
Bardziej szczegółowoCyfrowe Elementy Automatyki. Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem
Cyfrowe Elementy Automatyki Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów,
Bardziej szczegółowoCzterowejściowa komórka PAL
Czterowejściowa komórka PAL - technologia CMOS Opracowali: Krzysztof Boroń Grzegorz Bywalec Kraków 2.I.23 Naszym zadaniem było stworzenie projektu komórki PAL6V8. Komórka w odróżnieniu od pierwowzoru miała
Bardziej szczegółowoRóżnicowe układy cyfrowe CMOS
1 Różnicowe układy cyfrowe CMOS Różnicowe układy cyfrowe CMOS 2 CVSL (Cascode Voltage Switch Logic) Różne nazwy: CVSL - Cascode Voltage Switch Logic DVSL - Differential Cascode Voltage Switch Logic 1 Cascode
Bardziej szczegółowoWstęp...9. 1. Architektura... 13
Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości
Bardziej szczegółowoUkłady reprogramowalne i SoC Wprowadzenie
Wprowadzenie Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoProgramator ICP mikrokontrolerów rodziny ST7. Full MFPST7. Lite. Instrukcja użytkownika 03/09
Full Lite MFPST7 Programator ICP mikrokontrolerów rodziny ST7 Instrukcja użytkownika 03/09 Spis treści WSTĘP 3 CZYM JEST ICP? 3 PODŁĄCZENIE PROGRAMATORA DO APLIKACJI 4 OBSŁUGA APLIKACJI ST7 VISUAL PROGRAMMER
Bardziej szczegółowoProgramowalne Układy Logiczne Konfiguracja/Rekonfiguracja
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć
Bardziej szczegółowoLEKCJA TEMAT: Zasada działania komputera.
LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem
Bardziej szczegółowoArchitektura komputerów Wykład 2
Architektura komputerów Wykład 2 Jan Kazimirski 1 Elementy techniki cyfrowej 2 Plan wykładu Algebra Boole'a Podstawowe układy cyfrowe bramki Układy kombinacyjne Układy sekwencyjne 3 Algebra Boole'a Stosowana
Bardziej szczegółowoUkłady FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek
Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura
Bardziej szczegółowoPodstawowe bramki logiczne
Temat i plan wykładu Podstawowe bramki logiczne 1. Elementarne funkcje logiczne, symbole 2. Struktura bramek bipolarnych, CMOS i BiCMOS 3. Parametry bramek 4. Rodziny układów cyfrowych 5. Elastyczność
Bardziej szczegółowoKierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Bardziej szczegółowoWykład II. Pamięci operacyjne. Studia stacjonarne Pedagogika Budowa i zasada działania komputera
Studia stacjonarne Pedagogika Budowa i zasada działania komputera Wykład II Pamięci operacyjne 1 Część 1 Pamięci RAM 2 I. Pamięć RAM Przestrzeń adresowa pamięci Pamięć podzielona jest na słowa. Podczas
Bardziej szczegółowoMikrokontrolery AVR techniczne aspekty programowania
Andrzej Pawluczuk Mikrokontrolery AVR techniczne aspekty programowania Białystok, 2004 Mikrokontrolery rodziny AVR integrują w swojej strukturze między innymi nieulotną pamięć przeznaczoną na program (pamięć
Bardziej szczegółowoCyfrowe układy sekwencyjne. 5 grudnia 2013 Wojciech Kucewicz 2
Cyfrowe układy sekwencyjne 5 grudnia 2013 Wojciech Kucewicz 2 Układy sekwencyjne Układy sekwencyjne to takie układy logiczne, których stan wyjść zależy nie tylko od aktualnego stanu wejść, lecz również
Bardziej szczegółowoPolitechnika Warszawska
Politechnika Warszawska Instytut Metrologii i Inżynierii Biomedycznej ul. Św. Andrzeja Boboli 8, 02-525 Warszawa Logiczne Układy Programowalne Wykład II Układy PLD - wprowadzenie dr inż. Jakub Żmigrodzki
Bardziej szczegółowoSystemy Wbudowane. Arduino - rozszerzanie. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD
Wymagania: V, GND Zasilanie LED podswietlenia (opcjonalne) Regulacja kontrastu (potencjometr) Enable Register Select R/W (LOW) bity szyny danych Systemy Wbudowane Arduino - rozszerzanie mgr inż. Marek
Bardziej szczegółowoUkłady scalone. wstęp układy hybrydowe
Układy scalone wstęp układy hybrydowe Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoPorty wejścia/wyjścia w układach mikroprocesorowych i w mikrokontrolerach
Porty wejścia/wyjścia w układach mikroprocesorowych i w mikrokontrolerach Semestr zimowy 2012/2013, E-3, WIEiK-PK 1 Porty wejścia-wyjścia Input/Output ports Podstawowy układ peryferyjny port wejścia-wyjścia
Bardziej szczegółowoMikrokontrolery i mikrosystemy
Mikrokontrolery i mikrosystemy Materiały do wykładu Tom II MIKROSYSTEMY ELEKTRONICZNE dr hab. inż. Zbigniew Czaja Gdańsk 2015 Mikrokontrolery i mikrosystemy 112 Spis treści Tom I 1. Wprowadzenie...4 2.
Bardziej szczegółowoTECHNIKA CYFROWA ELEKTRONIKA ANALOGOWA I CYFROWA. Badanie rejestrów
LABORATORIUM TECHNIKA CYFROWA ELEKTRONIKA ANALOGOWA I CYFROWA Badanie rejestrów Opracował: Tomasz Miłosławski Wymagania, znajomość zagadnień: 1. Typy, parametry, zasada działania i tablice stanów przerzutników
Bardziej szczegółowoCyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
Bardziej szczegółowoLABORATORIUM PROJEKTOWANIA UKŁADÓW VLSI
Wydział EAIiE LABORATORIUM PROJEKTOWANIA UKŁADÓW VLSI Temat projektu OŚMIOWEJŚCIOWA KOMÓRKA UKŁADU PAL Z ZASTOSOWANIEM NA PRZYKŁADZIE MULTIPLEKSERA Autorzy Tomasz Radziszewski Zdzisław Rapacz Rok akademicki
Bardziej szczegółowoWykład II. Pamięci półprzewodnikowe. Studia Podyplomowe INFORMATYKA Architektura komputerów
Studia Podyplomowe INFORMATYKA Architektura komputerów Wykład II Pamięci półprzewodnikowe 1, Pamięci półprzewodnikowe Pamięciami półprzewodnikowymi nazywamy cyfrowe układy scalone przeznaczone do przechowywania
Bardziej szczegółowoUKŁAD SCALONY. Cyfrowe układy można podzielić ze względu na różne kryteria, na przykład sposób przetwarzania informacji, technologię wykonania.
UKŁDAY CYFROWE Układy cyfrowe są w praktyce realizowane różnymi technikami. W prostych urządzeniach automatyki powszechnie stosowane są układy elektryczne, wykorzystujące przekaźniki jako podstawowe elementy
Bardziej szczegółowoPamięci RAM i ROM. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007
Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Tranzystor MOS z długim kanałem kwadratowa aproksymacja charakterystyk 2 W triodowym, gdy W zakresie
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Element cfrowe i układ logiczne Wkład 6 Legenda Technika cfrowa. Metod programowania układów PLD Pamięć ROM Struktura PLA Struktura PAL Przkład realizacji 3 4 5 6 7 8 Programowanie PLD po co? ustanowić
Bardziej szczegółowoPorty wejścia/wyjścia w układach mikroprocesorowych i w mikrokontrolerach
0-- Porty wejścia/wyjścia w układach mikroprocesorowych i w mikrokontrolerach Semestr zimowy 0/0, WIEiK-PK Porty wejścia-wyjścia Input/Output ports Podstawowy układ peryferyjny port wejścia-wyjścia do
Bardziej szczegółowoElektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)
Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013
Bardziej szczegółowoSprawdzenie poprawności podstawowych bramek logicznych: NOT, NAND, NOR
Laboratorium Podstaw Techniki Cyfrowej dr Marek Siłuszyk mgr Arkadiusz Wysokiński Ćwiczenie 01 PTC Sprawdzenie poprawności podstawowych bramek logicznych: NOT, NAND, NOR opr. tech. Mirosław Maś Uniwersytet
Bardziej szczegółowoTechnika mikroprocesorowa
Technika mikroprocesorowa zajmuje się przetwarzaniem danych w oparciu o cyfrowe programowalne układy scalone. Systemy przetwarzające dane w oparciu o takie układy nazywane są systemami mikroprocesorowymi
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoPSM niebanalne Flashe
PSM niebanalne Flashe Pamięci Flash bardzo spowszedniały, a ich niskie ceny i korzystne cechy funkcjonalne umożliwiły faktyczne zdominowanie rynku pamięci nieulotnych. Poważnym brakiem Flashy jest brak
Bardziej szczegółowoInwerter logiczny. Ilustracja 1: Układ do symulacji inwertera (Inverter.sch)
DSCH2 to program do edycji i symulacji układów logicznych. DSCH2 jest wykorzystywany do sprawdzenia architektury układu logicznego przed rozpoczęciem projektowania fizycznego. DSCH2 zapewnia ergonomiczne
Bardziej szczegółowoTab. 1 Tab. 2 t t+1 Q 2 Q 1 Q 0 Q 2 Q 1 Q 0
Synteza liczników synchronicznych Załóżmy, że chcemy zaprojektować licznik synchroniczny o następującej sekwencji: 0 1 2 3 6 5 4 [0 sekwencja jest powtarzana] Ponieważ licznik ma 7 stanów, więc do ich
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowo