Część 3. Układy scalone mocy

Transkrypt

1 Część 3 Układy scalone mocy

2 Sterowanie polowe z bramką izolowaną (MOS) tranzystor sygnałowy struktura symetryczna 4 końcówkowa; sterowanie G-B, role D/S zamienne VDMOS struktura asymetryczna 3 końcówkowa; sterowanie G-S 2

3 Sterowanie napięciowo-ładunkowe Warunek główny załączenia UGS(on) > UGS(th) napięcie progowe bramka-źródło (1 5 V) Pojemności pasożytnicze (~ pf): liniowe: CGN, CGO, CCP, CGD(ox) ε ox C ox =A =const t ox nieliniowe, zależne od napięcia (złączowe): CDS, CGD(sc) C sc= C= Q U e ε sn 2U Warunek dodatkowy QG > QG(on) załączający ładunek bramki (~1 100 nc) 3

4 Dodatkowe wymagania związane z przełączaniem Charakterystyka przejściowa ID = f(ugs) UGS(on) > UGS(ID(on)) Charakterystyka wyjściowa zakres, UDS(on) = f(id, UGS) UGS(on) UGS(opt)(ID(on)) Wytrzymałość napięciowa układu bramka-podłoże UGS UGS(max,rat) Wyłączanie: UGS(off) znaczenie dynamiczne szybkość znaczenie statyczne pewność 4

5 Wpływ temperatury Napięcie progowe T UGS(th) wysterowanie łatwiejsze Inne przyrządy Napięcie w stanie przewodzenia T μ n= RDS(on) UDS(on) spadek napięcia większy zjawisko korzystne mikroskopowo BJT, tyrystory T n τ n U i CE(on) diody SBR jak MOSFET diody PIN jak BJT PT-IGBT zwykle jak BJT NPT-IGBT zwykle jak MOSFET lub brak wpływu (duże τ mały przyrost) 5

6 Załączanie tranzystora VDMOS (obciążenie rezystancyjne) t / τ G u GS=U GS(on) 1 e τ G=R G C in C in =C GS C GD 1 g fs R L =C GS C GD 1 du DS du GS 6

7 Rezystancja bramkowa Składowe rezystancja wyjściowa generatora opornik bramkowy rezystancja wewnętrzna bramki Argumenty za szybkim przełączaniem skrócenie czasów przełączania zmniejszenie energii wydzielanej podczas przełączania w tranzystorze możliwość zwiększenia częstotliwości przełączania zmniejszenie wymiarów elementów biernych poprawa charakterystyk sterowania przekształtnika Problemy powodowane przez szybkie przełączanie zaburzenia zakłócające pracę samego przyrządu innych przyrządów układu sterowania u ind=l s di dt Alternatywna (do τ) interpretacja wpływu RG Q G= i G d t u g u GS i G= RG 7

8 Wykorzystanie charakterystyki ładunku bramki Ładunki bramki załączający QG(on) (punkt D) całkowity QG(tot) (punkt E) pobór prądu/mocy na sterowanie Zależność od warunków pracy pewność załączenia moc strat dynamicznych (zał. QGD + QGS2 QG(on)) ID(on), UDS(off) przy braku danych szacujemy od góry QG(on) jest niezależny od parametrów obwodu bramki RG, UGS(on), UGS(off) 8

9 Rzeczywisty generator impulsów bramkowych Najczęstsze rozwiązania tranzystor lub para wzmacniacz operacyjny mikrokontroler / sterownik logiczny (controller) dedykowany sterownik bramki (gate driver) Rola, parametry, wymagania poziom(y) napięcia dopasowanie układu logicznego do bramki tranzystora wydajność/obciążalność prądowa pozwalająca na przełączenie tranzystora w pożądanym czasie spadki napięć UOH, UOL zmniejszają amplitudę UGS(off) UGS(on) stromość zboczy impulsu napięcia większa niż pożądana szybkość przełączania tranzystora 9

10 Sterownik bramki IR2117 najprostszy sterownik bramki Wyjście VHO = VS VHO = VB = VS+Ub Klucz dolny VS = 0, Ub = UGG 10

11 Droga prądu bramki Przepływ ładunku = prąd VHO = VS ; ugs 0 Jak najmniejsza długość i powierzchnia prąd płynie w obwodzie zamkniętym lepiej aby był on zaplanowany w przeciwnym razie prąd popłynie drogą, którą znajdzie, w przeciwnym razie grozi niepoprawne działanie niestabilność pracy uszkodzenie sterownika VHO = VB ; ugs Ub szybkość propagacji generacja zaburzeń przechwytywanie zaburzeń Brak odcinków wspólnych z obwodem mocy 11

12 Sterownik klucza górnego samoładujące się zasilanie obwodu bramki (układ bootstrap) Zadanie konieczna generacja sygnału bramkowego względem źródła tranzystora (VS) źródło T nie przyłączone do masy źródła zasilania sterownika UGG kondensator Cb jest niezbędny jako źródło napięcia Ub Działanie kondensator doładowuje się do UBS = UGG VS musi być czasowo równe 0 dzieje się to samoczynnie kiedy ug = 0, gdyż wtedy url 0 sterowniki (pół)mostka dolny tranzystor zamiast odbiornika Klucz górny VS = url = var, Ub = UGG UFD Wymagania układ cały czas przełączany wykluczone D = 1 (i bliskie) połączone masy obu obwodów przez odbiornik mała RL (ZL, Ron dolnego T) 12

13 Dobór elementów układu bootstrap Wymagana pojemność C b(min)= U b(max) składniki ładunku bramka Q G(tot) upływ ICb(leak) wyjście sterownika IQBS Qb przesuwnik poziomu Qls 5 nc (20 nc dla 1200 V) Dioda I Cb(leak) I QBS Q b=q G(tot) Q ls fs fs akceptowalny spadek napięcia U b(max)= U GG U FD V S(low) U GS(on,min) Minimalizacja R i L pasożytniczych (C1, C2) wytrzymałość napięciowa gdy HO=1, V = u S RL UDD Urrm = 150% UDD wytrzymałość prądowa prąd średni I F(av) = Qb fs czas wyłączania t rr 100 ns 13

14 Poziomy scalenia w elektronice mocy Bierne elementy mocy Źródło Przyrządy półprzewodnikowe mocy Odbiornik Wyjścia sterowników Zasilanie Wykonanie Pomiar Zabezpieczenia Sterowanie Mikrokontroler Energia Zadanie Nadzór Informacja 14

15 Motywacje dla rozwoju Potencjalne korzyści wzrost niezawodności poprawa charakterystyk nowe funkcje uproszczenie dla projektanta przekształtnika uproszczenie dla eksploatującego zmniejszenie objętości i masy zmniejszenie ceny przekształtnika generacja i odprowadzanie ciepła rozłożony charakter procesów elektrycznych i cieplnych duża różnorodność elementów trudność opracowania procesu technologicznego wysoki koszt opracowania niezawodnego rozwiązania Realne trudności wysokie napięcia, silne prądy izolacja elementów wysokoi niskonapięciowych duże stromości napięcia i prądu izolacja części mocy i logicznej prognoza 1991 r. 15

16 Izolacja złączem półprzewodnikowym Najprostsza i najtańsza Głęboka dyfuzja obszarów silnie domieszkowanych utworzenie złącz P+N polaryzacja warstw P i N w kierunku zaporowym brak przepływu prądu możliwość odłożenia różnicy potencjałów Izolacja samoczynna możliwa gdy występują tylko MOSFET-y dyfuzje niskonapięciowe (HV S, LL S, LL D) otoczone obszarami P złącze HV D podłoże P zawsze spolaryzowane zaporowo 16

17 Izolacja dielektrykiem Nowe podłoże w kieszeni Spajanie dwóch płytek pionowy przyrząd dużej mocy trawienie warstwy wysokiej utlenianie izolacja osadzanie krzemu i rekrystalizacja przez wyżarzanie podłoże przyrządy sygnałowe utlenianie powierzchni podłoża wysokonapięciowego szlifowanie i czyszczenie spojenie przez ściśnięcie w wysokiej temperaturze szlifowanie (zmniejszenie grubości) podłoża niskonapięciowego Brak pasożytniczych przyrządów półprzewodnikowych 17

18 Połączenia wysokonapięciowe Wcześniejsze przebicie lawinowe w półprzewodniku w wyniku oddziaływania ścieżki na wysokim potencjale Indukcja zaburzeń Użycie ekranu polikrzemowego 18

19 Rodziny i technologie Rodziny scalone moduły mocy (IPM) wysokonapięciowe układy scalone (HVIC) inteligentne układy mocy (Smart Power ICs) Technologie hybrydowe Technologie monolityczne cały układ scalony wykonany w jednym podłożu półprzewodnikowym główne problemy izolacja poszczególnych podzespołów wykonywanie elementów biernych konstrukcja różne podłoża różne technologie montażu możliwość montażu dyskretnych elementów biernych naturalna separacja galwaniczna zawierają monolityczne układy scalone jako elementy składowe różne skale wielkości główne zagadnienia montaż na płytce bazowej (materiał płytki, spoiwa) połączenia wewnętrzne 19

20 Scalone moduły mocy Kilka p.p.m. 2 diody w różnych konfiguracjach tranzystory z diodami zwrotnymi mostki prostownicze mostki tranzystorowe z diodami zwrotnymi Elementy wysokonapięciowe technologie pionowe Elementy modyfikujące BU806 (ST Microelectronics) 2 właściwości statyczne właściwości dynamiczne Osiągane parametry najlepsze wśród układów scalonych mocy wytrzymałość jak najlepsze diody i tyrystory 20

21 Zapłonnik kondensator C jest ładowany przez diodę Ds dioda Zenera Z ulega przebiciu, umożliwiając przewodzenie prądu G-K tyrystora Th (konieczny spadek napięcia odkłada się na oporniku R) załączenie tyrystora Th rozładowanie kondensatora przepływ prądu o kształcie tłumionych oscylacji (przez Th lub D) indukcja wysokiego napięcia na uzwojeniu pierwotnym, więc i wtórnym iskrzenie VRM = 200 V technologia planarna FLC (ST Microelectronics) 21

22 Inteligentne układy mocy (Smart Power) Elementy p.p.m. często tylko 1 układy logiczne zwykle rozbudowane Diagnostyka i zabezpieczenia Technologia p.p.m. zwykle pionowa logika CMOS, BiCMOS Sterowanie mocą w przekształtniku przyrządy półprzewodnikowe mocy MOSFET, IGBT PIN, SBR, MPS BJT, SCR bramki/bazy p.p.m. silnoprądowe ~ V wysokonapięciowe ~ 600 V (dla p.p.m. strony wysokiej) czujniki nadnapięciowe / zbyt niskiego napięcia nadprądowe (zwarciowe) / braku obciążenia temperaturowe układy analogowe (WO, ) CMOS bipolarne zabezpieczenia bezpośrednie diody Zenera, Przetwarzanie i interfejsy do mikroprocesora (sygnalizacja, nadzór) cyfrowe układy CMOS o wysokiej gęstości upakowania 22

23 Technologia Smart Power jeżeli tylko MOSFET-y niepotrzebne żadne znaczące zmiany w technologii VDMOS izolacja samoczynna jeżeli również BJT logika technologia BiCMOS BCD = Bipolar-CMOS-DMOS dodatkowy etap dla pionowych BJT dyfuzja N w P-epi izolacja złączowa przez P-epi i P+ podwójny proces epitaksjalny epitaksja P na podłożu N+ dyfuzja zagrzebanej N+ epitaksja N na P dyfuzja izolacyjnych P+ klasyczna dyfuzja P i N+ przy powierzchni jak wyżej 23

24 Układy unipolarne i bipolarne Przewagi układów CMOS mniejsze statyczne straty mocy większa gęstość upakowania mniejszy koszt krzemu wysoki uzysk w przypadku złożonych funkcji wysoka impedancja wejściowa mała obciążalność prądowa mała transkonduktancja silna zależność opóźnienia od obciążenia Inne cechy Przewagi układów bipolarnych Wady dwukierunkowość większa obciążalność prądowa (na jednostkę powierzchni) większa szybkość działania mniejsza wrażliwość na szumy lepiej sprawdzają się w układach analogowych mała zależność opóźnienia od obciążenia duże wzmocnienie większa częstotliwość przełączania (przy małych prądach i niskim wzmocnieniu) Wady duże straty mocy mała impedancja wejściowa mała gęstość upakowania 24

25 Technologia BiCMOS Tranzystory CMOS i bipolarne w jednej strukturze Podstawowy inwerter BiCMOS Vin = 0 M1 off, Q1 off M2 on IB2 Q2 on Vout VDD ale max = VDD UBE2 Vin = VDD M2 off, Q2 off, M1 on, Q1 on Vout 0 ale min = UBE1 Z1 i Z2 przepływ wstecznego prądu bazy przy wyłączaniu szybsze wyłączanie mniejsza moc strat 25

26 Zalety i wady technologii BiCMOS Połączenie najlepszych cech technologii uni- i bipolarnej wysoka impedancja wejściowa niska impedancja wyjściowa duża obciążalność prądowa wyjść małe opóźnienia i krótkie czasy przełączania dla dużych obciążeń Największa wada ograniczony zakres napięcia wyjściowego zwiększenie mocy strat szczególnie w następnym stopniu zmniejszenie marginesu szumów 26

27 Groźba zatrzasku Pasożytniczy tyrystor występuje w każdej technologii załącza się przy odpowiednio dużym prądzie Eliminacja α (ube ) RBE zagrzebana warstwa silnie domieszkowana CMOS BiCMOS (górny PMOS) 27

28 Wpływ prądów podłożowych Przenoszenie zaburzeń pasożytnicze tranzystory między przyrządami wysokoi niskonapięciowymi wstrzykiwanie elektronów do podłoża przez złącza izolujące gdy VD < 0 jest to możliwe chwilowo wskutek zaburzeń Zatrzask pasożytnicze tyrystory między przyrządami niebezpieczne elementy pasożytnicze wprowadza m.in. izolacja złączowa 28

29 Minimalizacja prądów podłożowych Podłoża o dużej rezystywności technologie SOI (Silicon-On-Insulator) podłożem jest często zagrzebany tlenek krzemu niski koszt, łatwość produkcji Bariery poziome utlenianie miejscowe LOCOS (Local Oxidation of Silicon) niski koszt wytworzenia SiO2 sięga do podłoża tworząc ochronę z 3 stron Technologia HVIC Semikron,

30 Minimalizacja prądów podłożowych (cd.) Głębokie rowki z tlenkiem trawienie utlenianie ew. wypełnienie polikrzemem Technologia Smart Power AustriaMicroSystems, 2009 Dodatkowy tlenek zagrzebany utlenianie przez implantację jonów tlenu wyżarzanie rekrystalizacja 30

31 Rozwój technologii BCD Wymiar charakterystyczny minimalny uzyskany: 0,13 µm (2006) stosowane w praktyce produkcyjnej: 0,18/0,25/0,35 µm (2009) Rezystancja w stanie załączenia brak wyraźnej poprawy przez ponad 10 lat 31

32 Jedna z pierwszych technologii Smart Power Smart SIPMOS (Siemens, 1988) modyfikacja technologii SIPMOS 1980, VDMOS, 4 etapy procesu technologicznego 10 etapów Przyrządy możliwe do wytworzenia: MOSFETy CMOS (5 V) nmos i pmos zubożane (oporniki) nmos i pmos HV (50 V) poziome n-vdmos pionowy npn-bjt pionowy diody HV (pseudo-zenera) poziome 32

33 Klucz MOSFET strony wysokiej VDMOS: 42 V zabezpieczenia prądowe napięciowe temperaturowe ESD BTS542 (Siemens) wyjście diagnostyczne ST (status) sterownik bramki wejście CMOS/TTL bufor silnoprądowy zasilanie bufora ~15 V przesuwnik poziomu AD

34 Współczesne układy PROFET BSP752R jeden z następców BTS542 AD 2010 Smart SIPMOS VDMOS: 52 V 200 mω 1,3 A 34

35 Wysokonapięciowe układy scalone (HVIC) Elementy Technologie logika (zwykle bardzo złożona) bloki wyjściowe wysokonapięciowe (zwykle słaboprądowe) VLSI CMOS wysokonapięciowe poziome (do 1200 V) Izolacja jak w układach Smart Power nieco łatwiejsza brak dużych i, di/dt (często również u, du/dt) w podłożu 35

36 Poziomy wysokonapięciowy MOSFET LDMOS VDMOS Ubr Wi2 ; RDS(on) Wi LDMOS Ubr = f(ld) słabiej niż 2; RDS(on) LD w stanie przewodzenia na odcinku La akumulacja nośników w stanie blokowania pole elektryczne w 2 wymiarach 36

37 Technika ReSurF (Reduced Surface Field) duża grubość warstwy N (d) Wynaleziona w firmie Philips w 1979 r. Wpływ pionowego pola elektrycznego na poziome mała grubość warstwy N pole pionowe wytwarza swój obszar zubożony (ładunku przestrzennego) dalsze wnikanie pola poziomego niższe szczytowe natężenie pola Korzyść zwiększenie napięcia przebicia poziomych przyrządów półprzewodnikowych mocy do rzędu 1200 V dla efektywnego wpływu wymagana cienka warstwa N 37

38 ReSurF w tranzystorze LDMOS Optymalny rozkład natężenia pola niskie i równe szczyty grubości i domieszkowanie Double ReSurF bardzo różne zabiegi dodatkowo optymalizujące rozkład pola implantacje, warstwy zagrzebane, elektrody, niejednorodne domieszkowanie 38

39 Poziomy tranzystor IGBT LIGBT Motywacja zmniejszenie spadku napięcia dla silnych prądów przy zachowaniu wysokiej wytrzymałości napięciowej Zawsze typu N Tranzystor blokujący wstecznie jest trudniejszy technologicznie ReSurF, SOI, 39

40 6-kanałowy sterownik 3-fazowego mostka IGBT IR V IR2133/IR2233 (Infineon) napięcie 600 V / 1200 V obciążalność +200 ma / 420 ma IR V 40

41 7-kanałowy sterownik 3-fazowego mostka IGBT Technologia HVIC przedstawiona wcześniej, Semikron, 2005 SOI, RESURF LDMOS, V, +250/ 500 ma 41