Działanie przetwornicy synchronicznej

Transkrypt

1 Działanie przetwornicy synchronicznej Dodatkowy tranzystor musi być wysterowywany impulsem ugs dokładnie wtedy, kiedy dioda przewodziłaby, czyli główny tranzystor nie przewodzi przełączanie obu musi być więc zsynchronizowane 4

2 Czas martwy w przetwornicach synchronicznych W trakcie czasu martwego przewodzi dioda podłożowa dolnego tranzystora (CCM) Zmniejszenie strat mocy w trakcie czasu martwego korzystne, gdyż nie jest konieczne stosowanie zewnętrznych diod dla przewodzenia prądu dławika Dolny tranzystor przełącza się przy zerowym napięciu (ZVS zero-voltage switching) niewielkie straty dynamiczne dobór dyktowany przez RDS(on) dobór górnego dyktowany przez szybkość przełączania częsta asymetria działania obu tranzystorów wymaga zwrócenia szczególnej uwagi na czas martwy równoległa dioda o niskim spadku napięcia (zwykle SBD) lepsze właściwości od podłożowej wymaga bardzo małych indukcyjności lub scalenia sterowniki adaptacyjne załączenie górnego w zależności od potencjału bramki dolnego załączenie dolnego w zależności od potencjału węzła przełączanego sterowniki predykcyjne czas martwy na podstawie poprzedniego okresu 5

3 Tryb wymuszonego prądu ciągłego (FCCM) Forced CCM Małe obciążenie Zalety Discontinuous Conduction Mode (DCM) zwykła przetwornica wchodzi w DCM synchroniczna może wejść w FCCM, tj. z chwilowo ujemnym prądem dławika równania przetwornicy (statyczne i małosygnałowe) są takie same jak w trybie CCM możliwa praca z dużym tętnieniem (r > 2) możliwa mała indukcyjność dławika 6

4 Korzyści z trybu FCCM (i wady pracy bez niego) Przepięcia w chwili przerwania przepływu prądu Problem ze stabilnością przy skokowej zmianie obciążenia od bardzo małego do dużego Zwiększenie L w celu zmniejszenia prądu granicznego nieopłacalne Zwykła przetwornica obniżająca (asynchroniczna) Przetwornica synchroniczna z trybem FCCM Walters, Intersil, TB332 7

5 Układ quasi-diod Idea zaczerpnięta z przetwornic synchronicznych Rozwiązanie tradycyjne: półprzewodnikowy przełącznik ( bramka OR) sterownik załącza odpowiedni tranzystor zależnie od tego, które z napięć IN1, IN2 jest wyższe jak 2 diody, ale mniejszy spadek napięcia płynne przełączanie na granicy sterownik reguluje UGS tak, by uzyskać UDS = 25 mv Aplikacja przełączanie źródeł energii ogniwa słoneczne / akumulator akumulator / sieć energetyczna 8

6 Pojedyncza quasi-dioda Scalony tranzystor + sterownik wysterowuje bramkę po wykryciu vin vout > 0 szybko i pewnie wyłącza tranzystor gdy vin vout < 0 Korzyści wyższe napięcie na wyjściu wyższa sprawność 9

7 Właściwości tranzystora MOSFET jako przyrządu (klucza) mocy Zalety sterowanie polowe niska moc sterowania wyłącznie nośniki większościowe krótki czas przełączania wysoka maksymalna częstotliwość pracy mała energia wydzielana podczas przełączania (moc strat dynamicznych) P dyn =(W on+w off ) f s=i D(on) U D(off) (t r +t f ) f s /3 N D U 4 br U br = ε E 2crit 2e N D 2ε Ur W 5/ 2 R ρw =U br W sc= ND end 8 E crit N 1/ D Wady wyłącznie nośniki większościowe mała gęstość prądu ID przy danym napięciu głównym UDS 1 J = J n =e µ n N D E =γ E = E ρ wysoka rezystywność wysoka rezystancja w stanie przewodzenia W R DS(on) =ρ A wysoki spadek napięcia na obwodzie głównym UDS(on) duża energia wydzielana w czasie przewodzenia (moc strat statycznych) P stat=d I D(on) U D(on) =D I 2D(on) R DS(on) 10

8 Trench MOSFET 11

9 Tranzystor MOSFET z bramką rowkową Proces technologiczny trawienie rowka Trench MOSFET utlenianie powierzchni tlenek bramki osadzanie polikrzemu Technologia bardziej złożona Kanał pionowy wzdłuż bramki Konieczne odpowiednie profilowanie rowka UMOS ostry wierzchołek (VMOS) powodowałby zagęszczenie prądu i pola elektrycznego niższa wytrzymałość prądowa i napięciowa 12

10 Zalety tranzystorów z bramką rowkową Większa gęstość upakowania komórek mniejsza pojemność Eliminacja pasożytniczej struktury JFET obszar zubożony złącza PN nie znajduje się na drodze prądu brak zawężania drogi przepływu prądu mniejsza rezystancja 13

11 CoolMOS (SJFET) 14

12 Technika ReSurF Reduced Surface Field Wpływ pionowego pola elektrycznego na poziome zredukowane powierzchniowe natężenie pola elektrycznego firma Philips 1979 r. pole pionowe wytwarza swój obszar ładunku przestrzennego dalsze wnikanie pola poziomego niższe szczytowe natężenie pola Korzyść zwiększenie napięcia przebicia poziomych przyrządów półprzewodnikowych mocy do rzędu 1200 V dla efektywnego wpływu wymagana cienka warstwa N 15

13 Tranzystor polowy superzłączowy Modyfikacja struktury VDMOS tranzystora MOSFET Pole elektryczne SJMOS = Super-Junction MOS CoolMOS nazwa handlowa firmy Infineon de e N D = dx ε kiedy osiągnie wartość krytyczną, przyrząd ulega przebiciu lawinowemu przy złączu półprzewodnikowym obszar ładunku przestrzennego, tj. pozbawiony nośników W strukturze SJMOS wystąpi pole pionowe i pole poziome Pattanayak D.N. et al.: Low Voltage Super Junction Technology, ISPS

14 Stan blokowania Przeplatanie warstw dryftu i podłoża z dużą gęstością powoduje wytworzenie przez pole poziome jednolitego obszaru silnie zubożonego Zachowuje się on jak bardzo słabo domieszkowany Wytrzymałość napięciowa jest większa niż VDMOSa dla takiego samego domieszkowania N lub można uzyskać niezmienioną wytrzymałość napięciową przy większej koncentracji domieszek Konieczna optymalizacja domieszkowania, szerokości oraz stosunku wysokość/szerokość Aspect Ratio = Height (Thickness) / Width width Pattanayak D.N. et al.: Low Voltage Super Junction Technology, ISPS

15 Rozkład pionowego pola elektrycznego ND = cm 3 Napięcie przebicia VDMOS 130 V SJFET 300 V Napięcie wytworzenia obszaru zubożonego ~50 V 18

16 Stan przewodzenia przyrządy wysokonapięciowe Zależność rezystancji w stanie przewodzenia od napięcia przebicia lawinowego klasyczny MOSFET mocy (VDMOS, LDMOS) 2,5 R on Ubr SJMOS R on Ubr empirycznie gdyż w stanie blokowania efektywna koncentracja domieszek jest mniejsza niż technologiczna (widoczna w stanie przewodzenia) Dynamika ostrzejsze wyłączanie diody podłożowej silniejsze zaburzenia Źródło: Pattanayak D.N. et al.: Low Voltage Super Junction Technology, ISPS

17 Stan przewodzenia przyrządy niskonapięciowe Niska rezystancja bez zwiększenia powierzchni przekroju a więc bez zwiększenia pojemności związanych z bramką maksymalna częstotliwość pracy prąd bramki przy przełączaniu Wymagane bardzo wąskie obszary dryftu, aby przewyższyć VDMOSa Problem poziomy obszar zubożony istnieje zawsze przy polaryzacji w kierunku przewodzenia odcina on pionową drogę przepływu prądu zmniejszenie przekroju zwiększenie rezystancji 20

18 Super Field Effect Transistor (SFET) Zamiast złącza PN bramka wydłużona w dół Stan blokowania ujemny potencjał bramki względem drenu (N) wytworzenie obszaru ładunku przestrzennego (jak w VDMOSie) lecz pole elektryczne jest poziome (jak w SJFET cie) efekt analogiczny do superzłączowego Poprawa parametrów względem Trench MOSFETa mniejsza rezystancja słabsza zależność od napięcia przebicia 21

19 SFET w stanie przewodzenia Obszar zubożony struktury MOS wytworzy się dla UGD > UGD(th) warunek nie spełniony w stanie przewodzenia gdyż UDS < UGS Brak odcinania obszaru dryftu Lepsze perspektywy dla niskich wytrzymałości napięciowych SJFET SFET 22

20 Porównanie struktur niskonapięciowych (80 V) DMOS tradycyjny VDMOS SJFET podstawowy SJFET SJTFET SJFET z bramką trench (rowkową) STSFET SFET z jedną bramką wspólną dla stanu przewodzenia i blokowania (analizowany dotychczas) DTSFET SFET z dwoma bramkami (osobną załączającą i osobną dla stanu blokowania) 23