Ćw. 5: Bramki logiczne Wstę p Celem ć wiczenia jest zapoznanie si ę z podstawowymi bramkami logicznymi, poznanie ich rodzajów oraz najwaŝ niejszych parametrów opisują cych ich własnoś ci elektryczne. Nast ę pnym etapem b ę dzie zapoznanie si ę zastosowaniem bramek do budowy układów kombinacyjnych oraz minimalizacja funkcji logicznych. Przebieg ć wiczenia 1. I NWE RT E R CMOS Podstawowe parametry elektryczne bramek logicznych zostaną zobrazowane na przykładzie najprostszej bramki (inwerter realizuje negacj ę logiczną ) wykonanej w najpopularniejszej obecnie technologii CMOS (Complementary Metal Oxide Semiconductor). a) Obserwacja działania inwertera Inwerter CMOS jest zbudowany z dwóch tranzystorów MOS typu n i typu p. Schemat przedstawiono na rys. 1. Jako wskaź niki stanów logicznych zastosowano diody ś wiecą ce. Zakłada si ę, Ŝ e ś wiecenie diody oznacza stan logiczny 1. inwerter wejś cie wyjś cie Rys. 1. Inwerter CMOS obserwacja stanów logicznych na wej. i wyj. Zmieniają c napi ę cie wejś ciowe za pomocą przełą cznika J1 zaobserwować zachowanie si ę diod ś wiecą cych (LED1, LED2) na wejś ciu i wyjś ciu bramki Zanotować stany logiczne na wejś ciu i wyjś ciu, sformułować zasad ę opisują cą prac ę inwertera, podać równanie logiczne opisują ce inwerter. Katedra Elektroniki AGH 1
b) Obserwacja poziomów napi ę ć na wejś ciu i wyjś ciu inwertera Inwerter z poprzedniego podpunktu uzupełniono o woltomierze w celu pomiaru napi ę ć wejś ciowych i wyjś ciowych. Oscyloskop pozwali na obserwacj ę zmiany wartoś ci napi ę ć w wyniku zmiany napi ę cia wejś ciowego. Układ pomiarowy przedstawiono na rysunku 2. Rys.2. Inwerter CMOS pomiar napię ć wej. i wyj. Zmieniają c napi ę cie wejś ciowe za pomocą przełą cznika J1 zaobserwować zmiany napi ę ć wejś ciowego i wyjś ciowego za pomocą woltomierzy oraz oscyloskopu. Zanotować wartoś ci napi ę ć na wejś ciu i wyjś ciu inwertera. Zaobserwować zmiany tych napi ę ć za pomocą oscyloskopu i odpowiednie oscylogramy zamieś cić w sprawozdaniu. c) Obserwacja zachowania inwertera podczas przełą czania Układ do obserwacji i pomiarów czasów przełą czania inwertera przedstawiono na rysunku 3. Rys.3. Inwerter CMOS obserwacja przełą czania Generator funkcyjny XFG1 przełą czyć w tryb generacji przebiegu prostoką tnego o cz ę stotliwoś ci 100MHz, amplitudzie 5V i offsecie 5V. Tak dobrać nastawy oscyloskopu, aby na ekranie zaobserwować około dwa okresy przebiegu wej./wyj. (pozwoli to na dokładniejszy pomiar czasów). Katedra Elektroniki AGH 2
Za pomocą oscyloskopu (wykorzystać kursory) zmierzyć czasy opóź nień sygnału wyjś ciowego wzgl ę dem wejś ciowego w przypadku zmiany stanu wejś ciowego z 0 na 1 i z 1 na 0 W sprawozdaniu zamieś cić wyniki pomiarów czasów opóź nień oraz oscylogramy wykorzystane do tych pomiarów. W przypadku pojawienia się błę dów podczas symulacji naleŝ y zwię kszyć nieco czas narastania i opadania przebiegów generowanych przez generator XFG1. W tym celu naleŝ y nacisną ć przycisk Set Rise/Fall Time (rys. 4.). W otwartym oknie dialogowym ustawić czas równy np. 100ps zamiast domyś lnej wartoś ci 1ps. Czas propagacji (opóź nienia) bramki definiuje się jako opóź nienie sygnału wyjś ciowego wzglę dem sygnału wejś ciowego. Jest to zwłoka bramki. Rozpatrujemy czas przy zmianie sygnału wyjś ciowego z niskiego na wysoki (rys. 5a.) i odwrotnie (rys. 5b.). Pomiar czasów propagacji nastę puje dla napię ć sygnałów wej. i wyj. równych połowie napię cia zasilania. Rys. 4. ustawianie czasów narastania/opadania dla przebiegu prostoką tnego w generatorze funkcyjnym a) b) napię cie wyjś ciowe napię cie wejś ciowe czas czas t plh Rys. 5. Pomiar czasu propagacji bramki cyfrowej, (a) zmiana stanu wyj. z niskiego na wysoki t plh, (b) zmiana stanu wyj. z wysokiego naniski t phl t phl d) Pomiar charakterystyki przejś ciowej bramki W celu dokonania obserwacji charakterystyki przejś ciowej inwertera naleŝ y wykorzystać układ z rys. 3. Jedynie trzeba ustawić odpowiednie nastawy generatora i oscyloskopu. Przełą czyć generator w tryb generacji przebiegu trójką tnego. Ustawić cz ę stotliwoś ć 1kHz oraz amplitud ę 5V i offset 5V. Oscyloskop przełą czyć w tryb pracy B/A, oraz tak dobrać wzmocnienia w kanałach A i B, aby zaobserwować Ŝ ą daną charakterystyk ę. (Uwaga: zaleca si ę aby wzmocnienia obu kanałów były takie same). Zanotować wartoś ć napi ę cia progu przełą czania (napi ę cie wejś ciowe, przy którym nast ę puje przełą czenie poziomu logicznego na wyj. bramki). Zamieś cić w sprawozdaniu otrzymaną charakterystyk ę. Katedra Elektroniki AGH 3
2. PODSTAWOWE BRAM KI LOGICZNE W tym punkcie b ę dą badane podstawowe bramki logiczne. Zadanie polega na zaobserwowaniu funkcji logicznych realizowanych przez poszczególne bramki. Schematy pomocne do badań bramek zamieszczono na rys. 6. Rys.6. Układy do badań podstawowych bramek logicznych Zmieniają c wejś ciowe stany logiczne bramek za pomocą przełą czników zaobserwować stany logiczne na wyjś ciach poszczególnych bramek. Zanotować stany logiczne na wejś ciach i wyjś ciach bramek w formie tabeli prawdy. Sformułować zasady opisują ce prac ę kaŝ dej z bramek, podać stosowne równania logiczne. 3. ZAD ANIE PROJE KT OWE Zrealizować jedną z dwóch poniŝ szych funkcji przy pomocy poznanych poprzednio bramek. Narysować schemat i sprawdzić działanie układu. Podać tabel ę prawdy. 1) Funkcja ALBO (EX-OR) opisana równaniem: Y = A B + A B. 2) Funkcja ALBO-NIE (EX-NOR) opisana równaniem: Y = A B + A B 4. UKŁ ADY KO MBI NACYJNE Jako przykład zastosowania bramek do budowy bardziej złoŝ onych układów cyfrowych badany b ę dzie koder priorytetowy 1z7 na BCD oraz dekoder kodu BCD na kod siedmiosegmentowy. Dla zobrazowania działania układu zastosowano wyś wietlacz siedmiosegmentowy. Na podstawie stosownych tabel prawdy wspomnianych układów wykorzystują c metody syntezy logicznej zaprojektowano układy, które przedstawiono na rys. 7. Bramki potrzebne do budowy układu znajdują si ę w bibliotece MISC. Katedra Elektroniki AGH 4
Ŝ ę Podstawy Elektroniki dla Mi dzywydziałowej Szkoły In ynierii Biomedycznej VDD 5V J1 KODER 1z7 na BCD DEKODER kodu BCD na kod 7-segmentowy U4 Key = 1 J2 Key = 2 J3 g5 g6 g7 U6 U7 U5 Com AB CDE FG W1 SEVEN_SEG_COM_K Key = 3 J4 g2 g8 U8 U10 Key = 4 J5 g3 N U9 U11 Key = 5 J6 g10 U12 U13 Key = 6 J7 Key = 7 g4 g11 OR2 U3 U2 C B U14 U15 U17 U16 OR4 g1 OR4 R1 100ohm LED1 R2 100ohm LED2 R3 100ohm LED3 U1 A U18 OR2 U19 U20 Rys.7. Układy kombinacyjne koder 1z7na BCD oraz dekoder BCD na kod 7-segmentowy Katedra Elektroniki AGH 5
Przełą czają c poszczególne przełą czniki zaobserwować stany logiczne na wyjś ciu kodera priorytetowego 1z7 na BCD oraz na wyjś ciu dekodera BCD na 7-seg. Na podstawie obserwacji stanów logicznych podać tabele prawdy dla kodera priorytetowego 1z7 na BCD oraz dla dekodera BCD na 7-seg. Jakie byłoby zachowanie si ę wyś wietlacza gdyby zastosowano zwykły koder (zamiast priorytetowego) dla danego zespołu przełą czników? Kiedy wystą piłyby bł ę dy? Kolejnoś ć podłą cze ń wejś ć do wyś wietlacza 7-segmentowego okreś la rysunek 8. Koder priorytetowy to taki, w którym wejś cia o wyŝ szych numerach są waŝ niejsze. Tzn. od ich stanu zaleŝ y stan wyjś ć kodera. Kod BCD (Binary Coded Decimal) binarnie zakodowany kod dziesię tny. RóŜ ni się nieco od zwykłego kodu dwójkowego (binarnego). JednakŜ e zastosowany w niniejszym ć wiczeniu dla małych liczb (w praktyce mniejszych od 10) jest identyczny z kodem binarnym. g f e a b d c Rys. 8. Kolejnoś ć segmentów w wyś wietlaczu 7-segmentowym Katedra Elektroniki AGH 6