Analizuj c cykl pracy urz dzenia przebiegi czasowe sygna w wyj ciowych czujnik w pomiarowych. Rys.1. Przebiegi czasowe i tabela prawdy

Transkrypt

1 XXXV OLIMPIADA WIEDZY TECHNICZNEJ Zawody III sopnia Rozwi zania zada dla grupy elekryczno-elekronicznej Rozwi zanie zadania Analizuj c cykl pracy urz dzenia przebiegi czasowe sygna w wyj ciowych czujnik w pomiarowych S i oraz sygna w za czaj cych zespo y nap dowe MOT i MOT 2 b d jak na rys.. S MOT2 Tabela prawdy S MOT MOT MOT Rys.. Przebiegi czasowe i abela prawdy Wype niaj c abel prawdy orzymuje si rozwi zanie w posaci: MOT 2 S + S + S ; MOT MOT 2 : Schema logiczny realizuj ce obie funkcje przedsawiono na rys.2. S MOT2 MOT Rys.2. Realizacja uk adu przy u yciu bramek NAND

2 Sygna blokady B 0, k ry w razie awarii b dzie naychmias wy cza oba uk ady nap dowe, uwzgl dniono na rys.. S B MOT S MOT2 Rys.. Realizacja uk adu serowania przy u yciu bramek NAND z uwzgl dnieniem sygna u blokady B 0 Rozwi zanie zadania 2 Na rys.a. przedsawiono diagram impuls w seruj cych cznikami S, S, S, S. Na 2 4 diagramie zaznaczono sany pracy falownika. Poniewa na zaciskach odbiornika R napi cie 0 wys pi ylko w sanach akywnych A o chwilowe napi cie u 0 b dzie mia o przebieg jak na rys..b. Rys.. Przebiegi sygna w w falowniku, a) Diagram impuls w seruj cych cznikami S, S 2, S, S 4 i sany pracy falownika, b) Przebieg chwilowego napi cia wyj ciowego falownika 2

3 Waro maksymaln U M napi cia u 0 mo na obliczy wyznaczaj c wsp czynnik D. W czasie T (T 200 s) wysepuj 4 sany zwarcia Z 20 s, rys..a. Ca kowiy czas zwarcia za okres T jes r wny: ZC 4 Z s, D ZC T ; 4 ; U M 2 E D 2 D ; 4 2 0; V. Waro redni napi cia u 0 za okres 2 T mo na obliczy z zale no ci: gdzie A 20 s, U AV (2T ) U AV (2T ) 2 T 4 U M A ; 2 U M A T Waro redni napi cia u 0 za okres 4 T jes r wna 0 V. 20 V. Waro skueczn ( redni kwadraow ) U napi cia wyj ciowego u 0 falownika mo na obliczy z zale no ci: U U M v u 2 A U 2 T 2 U 2 M A ; s V. T 200 Z rys.b. wynika, e okres pierwszej harmonicznej napi cia wyj ciowego falownika u 0 jes r wny T f 800 s. Zaem cz soliwo f f mo na obliczy ze wzoru: f f T f 250 Hz

4 Rozwi zanie zadania Z danych zadania wynika, e U p 5000 V, U p2 400 V. Moc znamionowa S N ransformaora o moc pozorna dosarczona do odbiornika. S N S 2 U f2 I f2 ; U f2 U p2 p 400 p 20 V, I f2 S 2 U f ; 8 A. Moc czynna dosarczana do odbiornika jes r wna: P 2 S 2 cos ' ; W. Moc czynna P dosarczona do ransformaora jes wi ksza od mocy P 2 o moc sra P. P 2 P P + P ; 9! P P P 2 P W.! 0; W. Moc pozorna S po sronie pierwonej ransformaora jes r wna: S P 440 cos ' 0; VA. Poniewa S U f I f ; U f U p p 5000 p 2887 V, o I f S U f ; 48 A. Maj c do dyspozycji dwa ransformaory o grupie po cze Yy0 i Yd0 mo na zbudowa : prosownik r jpulsowy i sze ciopulsowy, dwa niezale ne prosowniki sze ciopulsowe lub jeden prosownik dwunasopulsowy. 4

5 Rozwi zanie problemu echnicznego A7 Zarzask 8282 CE STB A A +5V EPROM 2kx8 2 A9 A0 A A2 A A4 A5 4 A B C E E2 E Dekoder 8 Y0 Y Y2 Y Y4 Y5 Y6 Y7 AND RAM kx8 A9 P0 RESET 6 5 PSEN 4 ALE R W +5V 9 XTAL XTAL2 Mikroprocesor 80C5 7 P.6/WR P P.7/RD EA P P2 244 WY 8 AND 2 G 2G +5V 0 NAND EN OC 7 WE Rys.. B dy wys puj ce na schemacie z zadania 5

6 Na rys. zaznaczono wys puj ce na schemacie b dy:. Pin CE zarzasku" 8282 powinien by po czony z mas. 2. EPROM wymaga biu adresowego A0.. Do bramki powinny dochodzi sygna y wyj ciowe dekodera Y0 i Y. 4. Bi A5 ma by r wny 0, wi c na wej ciu E porzebny jes negaor. 5. Do serowania zarzaskiem" s u y sygna ALE, a nie sygna PSEN. 6. Zamieniono miejscami oznaczenia bram P0 i P2. 7. Zamieniono miejscami bramy P i P. 8. Pin EA powinien by po czony z mas. 9. Pin pami ci RAM powinien by serowany sygna em RD. 0. Zamieniono miejscami symbole bram WE i WY oraz kierunki przep ywu danych.. Pin OC uk adu 7 powinien by po czony z mas. 2. Sygna y Y i RD s akywne w sanie zero, wi c ich iloczyn nale y uformowa bramk OR.. Sygna y Y i WR s akywne w sanie zero, wi c negacj ich iloczynu nale y uformowa bramk NOR. 4. Do serowania zewn rznej pami ci programu s u y sygna PSEN a nie sygna ALE. Prawid owy schema zaprojekowanego bloku pami ci zewn rznych z bram wej ciow i bram wyj ciow przedsawiono na rys.2. 6

7 A7 Zarzask 8282 A A EPROM 2kx8 A0 CE STB A0 A A2 A A4 A5 A B C E E2 E Dekoder 8 Y0 Y Y2 Y Y4 Y5 Y6 Y7 AND RAM kx8 A9 P2 ALE R W RESET PSEN Mikroprocesor XTAL 80C5 XTAL2 P P.6/WR P.7/RD EA P P0 244 WE A A G 2G OR NOR EN OC 7 WY Rys.2. Prawid owy schema bloku pami ci zewn rznych z bram wej ciow i bram wyj ciow 7