RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 156098 (13) B1 Urząd Patentowy R zeczypospolitej Polskiej (21) Numer zgłoszenia: 276770 (22) D ata zgłoszenia: 27.12.1988 (51) IntCl5: H03K 21/00 H03L 7/181 (54)Programowalny dzielnik częstotliwości (73)U p raw n iony z p a ten tu : Instytut Łączności, Warszawa, P L (43) Z głoszen ie ogłoszono: (72) T w órcy w ynalazku: 09.07.1990 BU P 14/90 Aleksander Orłowski, Warszawa, P L (45)O u d zielen iu p a te n tu ogłoszono: 28.02.1992 W U P 02/92 PL 156098 B1 Program ow alny dzielnik częstotliwości zbudow any 5 7 ) z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu w artości początkowej podaje się jednocześnie na wejścia ustaw iające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (B1) pierwszego licznika rewersyjnego (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustaw iania asynchronicznego tego przerzutnika (S4) połączone jest z trzem a wejściami ustawiającym i (S 1, S2, S3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q 4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natom iast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (W E) dzielnika częstotliw ości, a jego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuw ny (6) jest rejestrem typu S IS O... fig 1
Program ow alny dzielnik częstotliw ości Zastrzeżenie patentowe Program owalny dzielnik częstotliwości zbudowany z trzech liczników binarnych średniej skali integracji, rejestru przesuwnego oraz przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników, znamienny tym, że wejście danych (D4) pierwszego przerzutnika (4) typu D jest połączone z wyjściem przeniesienia (B1) pierwszego licznika rewersyjnego (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (1), natom iast wejście zegarowe pierwszego przerzutnika (C4) połączone jest z wejściem (WE) dzielnika częstotliwości, a wejście ustaw iania asynchronicznego tego przerzutnika (S4) połączone jest z trzema wejściami ustawiającymi (S1, S2, S3) trzech liczników rewersyjnych pierwszego, drugiego i trzeciego (1, 2, 3), zaś wyjście proste (Q4) tego przerzutnika (4) typu D steruje wejściem zegarowym (C2) drugiego licznika rewersyjnego (2), natom iast wejście danych (D5) drugiego przerzutnika (5) typu D połączone jest z wyjściem przeniesienia (B2) drugiego licznika rewersyjnego (2), wejście zegarowe drugiego przerzutnika (C5) połączone jest z wejściem (WE) dzielnika częstotliwości, a jego wyjście proste (Q5) steruje wejściem zegarowym (C3) trzeciego licznika rewersyjnego (3), przy czym rejestr przesuwny (6) jest rejestrem typu SISO i ma wejście danych (D6) połączone z wyjściem przeniesienia (B3) trzeciego licznika rewersyjnego (3), a wejście zegarowe licznika rewersyjnego (C6) połączone z wejściem (WE) dzielnika częstotliwości, natomiast wyjście (Q6) rejestru przesuwnego (6) jest połączone z trzem a wejściami ustawiającymi (S1, S2, S3) trzech liczników rewersyjnych (1, 2, 3) i jednocześnie z wejściem ustawiającym (S4) pierwszego przerzutnika (4) typu D, ponadto w układzie znajduje się przerzutnik (7) typu RS, którego jedno wejście ustawiające (S7) sterowane jest z wyjścia przeniesienia (B3) trzeciego licznika rewersyjnego (3), a drugie wejście zerujące (R7) jest połączone z wyjściem prostym (Q6) rejestru przesuwnego (6), natom iast wyjście proste (Q7) przerzutnika RS (7) stanow i wyjście (WY) p rogram owalnego dzielnika częstotliwości. * * * W ynalazek dotyczy program ow alnego dzielnika częstotliwości, zbudow anego przy wykorzystaniu binarnych scalonych liczników 4-bitowych TTL, znajdującego zastosowanie w syntezerach częstotliwości z pętlą fazową, w przypadku gdy wymaga się, aby graniczna częstotliwość układu program ow alnego dzielnika zestawionego z kilku (trzech) liczników była zbliżona do granicznej częstotliwości pojedynczego licznika tj. wynosiła ponad 20 M Hz, a jednocześnie wymaga się, aby czas trw ania impulsu wytworzonego na wyjściu układu wynosił co najmniej 100 ns w całym zakresie częstotliwości. W powszechnie znanych i stosowanych układach program owalnych dzielników częstotliwości zbudow anych, przy w ykorzystaniu na przykład trzech scalonych 4-bitowych rew ersyjnych liczników binarnych 74 LS 193, wejściem układu jest wejście zegarowe pierwszego licznika. Wyjście przeniesienia pierwszego licznika jest połączone bezpośrednio z wejściem zegarowym drugiego licznika i analogicznie wyjście przeniesienia drugiego licznika jest bezpośrednio połączone z wejściem zegarowym trzeciego licznika. Wyjście przeniesienia trzeciego licznika jest połączone z wejściami ustaw iania stanu początkow ego wszystkich (trzech) liczników i jest jednocześnie wyjściem układu program ow alnego dzielnika częstotliwości. W łasności tego układu oraz zasadę działania opisaną w artykule M odulo N counter speed opublikow anym przez O. R. Buhlera w czasopiśmie Electronic Design v. 6 (1978) m arch 15 s. 90-92. Na skutek opóźnień wnoszonych przez poszczególne liczniki gw arantow ana częstotliwość graniczna program ow alnego dzielnika częstotliwości jest 4 5 krotnie niższa niż częstotliwość graniczna pojedynczego licznika. Na wyjściu układu występuje negowany impuls szpilkowy, którego czas trw ania jest częścią okresu przebiegu wejściowego.
156 098 3 W innym, znanym z polskiego opisu patentowego nr 148 006 układzie program ow alnego dzielnika częstotliwości, zbudowanym przy wykorzystaniu rewersyjnych liczników binarnych, tego samego typu, wejście zegarowe pierwszego licznika połączone jest z wejściem program ow alnego dzielnika częstotliwości, zaś wejście zegarowe drugiego licznika połączone jest z jednym z wyjść binarnych pierwszego licznika. Wyjście przeniesienia drugiego licznika połączone jest z wejściem zegarowym trzeciego licznika. Wyjście przeniesienia trzeciego licznika i jednocześnie inne wyjście binarne pierwszego licznika sterują specjalny układ nazwany generatorem impulsu zapisu. Układ ten ma trzecie wejście połączone z wejściem programowalnego dzielnika częstotliwości i sterowane wejściowym przebiegiem zegarowym. Wyjście generatora zapisu steruje wejściami nastawiania wszystkich liczników. Jednocześnie z innego wyjścia tego g en erato ra uzyskuje się im pulsy wyjściowe program ow alne dzielnika częstotliwości. G enerator zapisu składa się z przerzutnika typu JK i czterech przerzutników typu D połączonych jako rejestr przesuw ny ze sprzężeniam i wew nętrznymi, w którym pierwszy i drugi przerzutnik są asynchronicznie ustawiane. Na wyjściu układu uzyskuje się przebiegi o czasie trw ania równym dwom okresom przebiegu sterującego. A więc przy częstotliwości wejściowej rzędu 20 M Hz uzyskuje się impulsy o czasie trw ania około 100 ns tj. na granicy możliwości wysterowania dalszych stopni układu, zbudow anych z układów CMOS serii 4000. D o zestawienia układu należy użyć oprócz trzech scalonych liczników binarnych TTL co najmniej jeszcze trzy pom ocnicze układy TTL średniej skali integracji, a mianowicie: przerzutnik typu JK, oraz dwa podwójne przerzutniki typu D z odstępnymi wejściami ustawiającymi. W konsekwencji wejście układu program owalnego dzielnika, dla źródła sygnału, jest rów noważne obciążeniu 13 standardowym i jednostkowymi TTL i nie może być wysterowane z wyjścia pojedynczej standardow ej bram ki. P rogram ow alny dzielnik częstotliw ości zbudowany z trzech rew ersyjnych liczników b in arnych średniej skali integracji, rejestru przesuwnego i przerzutników typu D, w którym wejście dzielnika jest połączone z wejściem zegarowym pierwszego licznika, a sygnał wpisu wartości początkowej podaje się jednocześnie na wejścia ustawiające wszystkich liczników rewersyjnych, w układzie według wynalazku charakteryzujące się tym, że pierwszy przerzutnik typu D ma wejście danych połączone z wyjściem przeniesienia pierwszego licznika rewersyjnego. Wejście ustawiania asynchronicznego tego przerzutnika połączone jest z trzem a wejściami ustaw iania wartości początkowej wszystkich trzech liczników rewersyjnych, a wyjście proste pierwszego przerzutnika typu D połączone jest z wejściem zegarowym drugiego licznika rewersyjnego. D rugi przerzutnik typu D m a wejście danych połączone z wyjściem przeniesienia drugiego licznika rewersyjnego, wyjście proste połączone z wejściem zegarowym trzeciego licznika rewersyjnego. Z kolei rejestr przesuwny jest rejestrem typu SISO (z szeregowym wejściem i szeregowym wyjściem), a jego wejście danych jest połączone z wyjściem przeniesienia trzeciego licznika rewersyjnego, zaś wyjście p o łączone jest z wejściami ustaw iającym i wszystkich liczników rew ersyjnych oraz z wejściem asynchronicznego ustaw iania pierwszego przerzutnika typu D. Wejścia zegarowe obu przerzutników typu D, oraz wejście zegarowe rejestru przesuwnego są połączone z wejściem WE program owalnego dzielnika częstotliwości. Prócz tego w układzie znajduje się przerzutnik typu RS, którego pierwsze wejście ustawiające jest sterowane z wyjścia przeniesienia trzeciego licznika rewersyjnego, a drugie wejście zerujące jest sterowane z wyjścia rejestru przesuwnego. Wyjście proste tego przerzutnika jest wyjściem WY program ow alnego dzielnika częstotliwości. Przez zastosowanie nowej struktury połączeń uzyskuje się założone param etry program ow alnego dzielnika częstotliwości. Jego częstotliwość graniczna jest zbliżona do granicznej częstotliwości pojedynczego licznika rewersyjnego. Czas trw ania im pulsu wyjściowego dzielnika jest określony przez n-liczbę bitów przesuwnego i jest n-tą wielokrotnością okresu przebiegu sterującego wejście dzielnika. Przedm iot wynalazku jest pokazany w przykładzie w ykonania na rysunku, na którym fig. 1 przedstawia schemat ideowy, natom iast fig. 2 - zależności czasowe pomiędzy przebiegam i we wskazanych punktach układu, występujące wtedy, gdy liczniki osiągają stan zero, a następnie zostaną ustawione ponownie do stanu początkowego N. Program owalny dzielnik częstotliwości jest zbudowany z trzech rewersyjnych liczników binarnych 1, 2, 3, dwóch przerzutników 4, 5 typu D, rejestru przesuw nego 6 typu SISO
4 156 098 (z szeregowym wejściem i szeregowym wyjściem) zestawionego z przerzutników typu D oraz asynchronicznego przerzutnika 7 typu RS. Wejście WE program owalnego dzielnika jest połączone z wejściem zegarowym C l pierwszego licznika rewersyjnego 1, ale jednocześnie z wejściem zegarowym C4 pierwszego przerzutnika typu D, wejściem zegarowym C5 drugiego przerzutnika typu D i wspólnym wejściem zegarowym C6 przerzutników tworzących rejestr przesuwny 7. Stan początkowy liczników N podawany jest w postaci trzech liczb czterobitowych: K3-KO nastawionej na wejściach pierwszego licznika rewersyjnego 1, K7-K4 nastawionej na wejściach drugiego licznika rewersyjnego 2, oraz K11-K8 nastawionej na wejściach trzeciego licznika rewersyjnego 3. Wejścia wpisu wartości początkowej, odpowiednio S 1, S2, S3 wszystkich liczników rewersyjnych są połączone razem z wejściem ustawiającym S4 pierwszego przerzutnika 4 typu D i z wyjściem prostym Q6 rejestru przesuwnego 6. Wejście danych D4 pierwszego przerzutnika 4 typu D jest połączone z wyjściem przeniesienia B1 pierwszego licznika rewersyjnego 1, a wyjście proste Q4 pierwszego przerzutnika 4 typu D sterują wejściem zegarowym C2 drugiego licznika rewersyjnego 2. Analogicznie wejście danych D5 drugiego przerzutnika 5 typu D jest połączone z wyjściem przeniesienia B2 drugiego licznika rewersyjnego 2, a wyjście proste Q5 tego przerzutnika 5 steruje wejściem zegarowym C3 trzeciego licznika rewersyjnego 3. Wejście danych D6 rejestru przesuwnego 6 jest połączone z wyjściem przeniesienia B3 trzeciego licznika rewersyjnego 3, a wyjście Q6 rejestru przesuwnego 7 oprócz wymienionego już połączenia z wejściami ustawiającymi trzech liczników rewersyjnych 1, 2, 3 ma połączenie z wejściem zerującym R7 asynchronicznego przerzutnika 7 typu RS. Natom iast wejście ustawiania S7 tego przerzutnika 7 jest połączone z wyjściem przeniesienia B3 trzeciego licznika rewersyjnego 3. Wyjście proste Q7 przerzutnika 7 typu RS jest wyjściem WY program owalnego dzielnika częstotliwości. W korzystnym, ze względu na liczbę użytych elem entów scalonych, wariancie program ow alnego dzielnika częstotliwości można zastosować, oprócz trzech liczników np. typu 74LS193, podwójny przerzutnik typu D z dostępnymi wejściami asynchronicznego ustawienia i zerowania np. typu 74LS74 oraz sześciobitowy rejestr z przerzutnikami typu D o wspólnym buforowanym wejściu zegarowym np. typu 74LS74. Elementy te łączy się w ten sposób, aby jako pierwszy przerzutnik typu D oraz przerzutnik asynchroniczny 7 typu RS wykorzystać połówki układu 74LS74. Natom iast jako drugi przerzutnik 5 typu D oraz pięciobitowy rejestr przesuwny 7 użyć przerzutniki zawarte w układzie 74LS174. Przy tym wejście zegarowe C5 drugiego przerzutnika 5 typu D oraz wejście zegarowe C6 rejestru przesuwnego 6 są umiejscowione jako jedno wspólne wejście zegarowe tego układu scalonego 74LS174. Przy zastosowaniu wymienionych układów scalonych wejście WE program owalnego dzielnika częstotliwości jest równoważne obciążeniu źródła sygnału ośmioma bram kam i, co umożliwia wysterowanie go z wyjścia pojedynczej bram ki serii 74LS... Po ustawieniu liczników w stan początkowy N (fig. 2), gdzie N jest liczbą mniejszą lub rów ną 2^12-1, każdy podany na wejście WE program owalnego dzielnika impuls powoduje zmniejszenie stanu liczników rewersyjnych o jeden. Z opóźnieniem t L wynikającym z czasu propagacji przebiegu zegarowego przez pierwszy licznik rewersyjny 1 niski stan na jego wejściu zegarowym C1 jest przenoszony na wyjście B1. Stan wejścia danych D4 pierwszego przerztunika 4 typu D jest próbkow any narastającym zboczem przebiegu na wejściu zegarowym C4. W efekcie na wyjściu prostym Q4 tego przerzutnika 4 powstaje negowany impuls o szerokości T jednego okresu przebiegu zegarowego. Zbocza tego impulsu z powodu prostej struktury wewnętrznej przerzutnika D m ają opóźnienie mniejsze od t L. Negowany impuls z wejścia zegarowego C2 drugiego licznika rewersyjnego 2 przenoszony jest na jego wyjście B2 oczywiście z opóźnieniem tl w stosunku do przebiegu wejściowego. Na wejściu prostym Q5 drugiego przerzutnika 5 typu D negowany im puls wyjściowy jest wprawdzie opóźniony znów o jeden cykl zegarowy ale jego opóźnienie względem narastającego zbocza przebiegu zegarowego jest mniejsze od tl. Analogicznie trzeci licznik rewersyjny 3 opóźnia negowany impuls sterujący o tl, a przebieg na jego wyjściu B3 przechodząc do stanu niskiego ustawia w stan wysoki wyjście proste Q 7 asynchronicznego przerzutnika 7 typu RS. Synchronizow any względem przebiegu zegarowego i opóźniany za pom ocą rejestru przesuwnego 6 negowany impuls przeniesienia z wyjścia B3 trzeciego licznika 3 pojaw ia się na wyjściu Q 6 pięciobitow ego rejestru przesuwnego 6
156 098 5 z opóźnieniem pięciu cykli zegarowych w stosunku do jego wejścia danych D6. Pojawienie się stanu niskiego na wyjściu Q6 rejestru przesuwnego 6 zeruje asynchroniczny przerzutnik 7 typu RS, skutkiem czego impuls na wyjściu WY układu program owalnego dzielnika częstotliwości ma czas trw ania zbliżony do 5T tj. pięciu okresów przebiegu sterującego dzielnikiem. Jednocześnie impuls wyjściowy rejestru przesuwnego 6 podaw any jest na wejścia ustawiające S 1, S2, S3 wszystkich liczników, na wejście ustawiające S4 pierwszego przerzutnika typu D, a skutkiem tego jest wpisanie stanu początkowego N do tych liczników i ustawienie tego przerzutnika w stanie wysokim. W arunkiem rozpoczęcia odliczania jest przywrócenie stanu wysokiego na wymienionych wejściach ustawiających liczników pierwszego, drugiego i trzeciego 1, 2, 3 oraz pierwszego przerzutnika 4. Stopień podziału częstotliwości program owalnego dzielnika wynosi (N X 8 )/1.
156 098 fig. 1 fig. 2 Zakład Wydawnictw UP RP. Nakład 90 egz. Cena 5000 zł.